1. Virtuoso數(shù)模混合版圖LVS為什么總是卡在你最想不到的地方干版圖設(shè)計(jì)這行尤其是碰到數(shù)?；旌闲酒琇VS這塊硬骨頭估計(jì)每個人都啃過幾回。之前在社區(qū)里看到不少帖子在問Virtuoso里L(fēng)VS報(bào)錯怎么處理、Calibre LVS規(guī)則文件怎么配、網(wǎng)表怎么改、Box怎么用——這些問題我在實(shí)際項(xiàng)目里基本全踩過一遍所以把自己的處理思路和避坑經(jīng)驗(yàn)整理一下希望能幫到正在被LVS折磨的同行。先說說我為啥要專門寫數(shù)?；旌习鎴D。純數(shù)字版圖的LVS其實(shí)相對好辦標(biāo)準(zhǔn)單元庫是經(jīng)過驗(yàn)證的后端流程也成熟跑LVS主要靠工具自動處理。反觀數(shù)模混合芯片模擬部分有大量不對稱結(jié)構(gòu)、差分對、電流鏡還要跟數(shù)字邏輯、IO、ESD結(jié)構(gòu)混在一起電源地的連接關(guān)系經(jīng)常繞來繞去。同樣一套LVS流程放到數(shù)?；旌显O(shè)計(jì)里報(bào)錯種類和排查難度直接翻倍。我印象最深的一次某個項(xiàng)目在LVS階段連續(xù)加班兩周最后發(fā)現(xiàn)問題是網(wǎng)表里一個電源pin的名字跟版圖對不上導(dǎo)致幾千個器件全部報(bào)not connected——這種低級錯誤才是真正的隱形殺手。這篇文章適合誰看剛接觸Virtuoso版圖設(shè)計(jì)、對Calibre LVS流程還不熟的新人以及有一定經(jīng)驗(yàn)但碰到復(fù)雜數(shù)?；旌螸VS問題想找排查思路的工程師。我會從LVS比對的基本邏輯講起把網(wǎng)表修改、Box黑盒處理、soft connect排查這幾個常見難點(diǎn)逐一拆開最后分享一些我在項(xiàng)目里積累的高頻錯誤排查技巧。LVS全稱Layout vs Schematic本質(zhì)上就是做兩件事第一從版圖里提取出器件和連接關(guān)系第二跟原理圖導(dǎo)出的網(wǎng)表做比對看兩者是否一致。聽起來簡單但實(shí)際執(zhí)行的時候工具對版圖的“理解”能力是有限的。它不會像人一樣看出某個圖形是一個MOS管而是靠規(guī)則文件里的器件識別語句根據(jù)圖形層的疊加關(guān)系、尺寸大小、端子形狀來判斷。這就解釋了為什么版圖里畫了一堆東西LVS卻識別不出來或者識別出來的器件參數(shù)跟原理圖對不上。很多剛?cè)胄械呐笥岩豢吹絃VS報(bào)錯就慌其實(shí)完全沒必要。LVS的報(bào)錯看似五花八門但絕大多數(shù)可以歸為幾類器件不匹配、節(jié)點(diǎn)不匹配、連接關(guān)系不一致、soft connect軟連接、dummy器件干擾、網(wǎng)表本身的問題。把這幾個大類吃透了排查效率會高很多。接下來的內(nèi)容我就按這幾個方向逐層展開。2. 網(wǎng)表修改動手之前先搞清楚你到底在改什么2.1 什么情況下必須動網(wǎng)表網(wǎng)表修改是數(shù)?；旌螸VS繞不開的一步。很多人一聽到“改網(wǎng)表”就覺得是作弊或者偷懶其實(shí)不對。在真實(shí)項(xiàng)目里網(wǎng)表修改是一個非常正規(guī)且必要的步驟關(guān)鍵是你要清楚為什么改、改什么、改了之后會不會掩蓋真正的問題。最常見的需要動網(wǎng)表的情況有這么幾種第一種是原理圖里的器件在版圖里不存在物理實(shí)現(xiàn)。比如某些用于仿真調(diào)試的理想器件、無源器件模型或者只在測試模式下使用的虛擬負(fù)載原理圖里有但版圖里根本沒有對應(yīng)圖形。這種情況下LVS必然會報(bào)extra net或者missing instance你需要在網(wǎng)表里把這些器件刪掉或改成不參與比對的屬性。第二種是網(wǎng)表里帶了不影響的寄生結(jié)構(gòu)。有些工藝庫的PCELL在生成時會自動帶一些寄生二極管、寄生電容的模型這些寄生在物理上真實(shí)存在但對功能沒有影響。為了能讓LVS跑干凈規(guī)則文件通常會對這些器件做“過濾”或“合并”處理而過濾條件往往需要你修改網(wǎng)表把這些寄生器件從source netlist里摘出去。第三種是端口順序或名字不一致。這種情況最坑。比如版圖里某個模塊的電源pin叫VDD但原理圖模塊的pin叫AVDDLVS比對時就會把所有跟這個pin相連的net全部判為mismatch。這種問題改版圖往往工程量巨大但改網(wǎng)表只是一行sed命令的事性價比完全不同。2.2 網(wǎng)表修改的常用套路如果你用的是Calibre做LVS網(wǎng)表修改通常發(fā)生在source netlist層面。我的習(xí)慣是拿到從Virtuoso原理圖導(dǎo)出的CDL網(wǎng)表之后先做一份“凈網(wǎng)表”clean netlist然后在這個版本上做所有修改原始網(wǎng)表永遠(yuǎn)留底。在CDL網(wǎng)表里常見的修改操作有三個套路第一個套路是刪除器件實(shí)例。在CDL里每個器件實(shí)例長這樣XM0 VOUT VIN VDD GND nch w1u l0.18u m4如果要刪掉它直接把這一行注釋掉或者刪掉就可以。但要注意如果你刪了器件跟它相連的net如果變成了空節(jié)點(diǎn)LVS可能還會報(bào)extra net。所以刪完器件之后要檢查一下那些懸空的net該保留的保留該合并的合并。第二個套路是修改器件參數(shù)。最常見的是把某個電阻的阻值改掉或者把MOS管的finger數(shù)、m值改成跟版圖一致。這種情況通常發(fā)生在原理圖用的是理想模型但版圖里實(shí)際尺寸因?yàn)槠ヅ湫枨笞隽苏{(diào)整。改參數(shù)的時候要格外小心因?yàn)長VS規(guī)則文件里一般都有device tolerance容差設(shè)置如果改動幅度在容差范圍內(nèi)其實(shí)不改也行。第三個套路是net短接或重命名。比如模擬地AGND和數(shù)字地DGND在芯片內(nèi)部是同一塊金屬連接但原理圖里是兩個獨(dú)立net這種情況下LVS必然會報(bào)兩個net不匹配?？尚械奶幚矸绞绞窃诰W(wǎng)表里加一行短接語句或者把其中一個net的名字全局替換成另一個。這里有個注意點(diǎn)短接之前一定要確認(rèn)版圖里這兩個區(qū)域確實(shí)是從物理上連通的不要為了跑LVS而強(qiáng)行短接否則后端提取寄生參數(shù)的時候會出大事。2.3 網(wǎng)表修改的實(shí)戰(zhàn)細(xì)節(jié)說了理論放一段實(shí)操記錄。假設(shè)現(xiàn)在有一個項(xiàng)目LVS報(bào)了這樣一個錯source netlist里有50個器件連在VBIAS這個net上但layout里提取出來的VBIAS只有48個器件。兩邊的差別是少了兩個電容。翻開原理圖發(fā)現(xiàn)這兩個電容是外掛的片外電容根本不會畫到版圖里。處理方式很簡單在CDL網(wǎng)表里找到這兩個電容的定義把它們刪掉或者改成注釋。如果是Calibre更優(yōu)雅的做法是在LVS規(guī)則文件里用device過濾語句讓規(guī)則在比對時忽略特定類型的器件而不是直接改網(wǎng)表文件。過濾語句類似這樣DEVICE CAP C(PP) ...不過這類語句的寫法跟工藝庫高度相關(guān)最好查閱你所在公司的LVS rule文檔。如果是個人學(xué)習(xí)項(xiàng)目那就老老實(shí)實(shí)改網(wǎng)表一行注釋搞定。再補(bǔ)充一個容易翻車的點(diǎn)。CDL網(wǎng)表里經(jīng)常有*.INCLUDE、*.GLOBAL之類的語句這些是spice網(wǎng)表的通用語法。用Virtuoso導(dǎo)出網(wǎng)表之后最好用文本編輯器打開看一眼確認(rèn)最終的網(wǎng)表內(nèi)容符合預(yù)期。我遇到過一次導(dǎo)出網(wǎng)表時subckt定義里漏了pin聲明導(dǎo)致整個模塊被當(dāng)成一個黑盒子LVS報(bào)出來的結(jié)果完全沒法看。這種問題不用急回到Virtuoso里重新導(dǎo)一次檢查導(dǎo)出選項(xiàng)特別是“Top Cell Name”和“Export from Schematic”的勾選狀態(tài)。2.4 到底是改網(wǎng)表還是改版圖碰到LVS不匹配的時候很多人的第一反應(yīng)是“我改一下版圖讓它跟原理圖對上”這固然是正路但有時候性價比極低。舉個例子如果版圖在布線時把某兩個器件的源漏接到了同一個net而原理圖上是分開的兩個net你去改版圖要把一整塊金屬重畫風(fēng)險很大但改網(wǎng)表只需要把兩個net短接一分鐘搞定。這里的關(guān)鍵判斷標(biāo)準(zhǔn)是**這個差異是否反映了真實(shí)的物理連接**如果版圖里兩個net確實(shí)是物理連通的只是原理圖畫法不同那改網(wǎng)表是合理的如果版圖里兩個net根本不連通僅僅是為了消掉LVS報(bào)錯而強(qiáng)行短接那就屬于掩耳盜鈴后面抽寄生PEX的時候大概率會暴露。我個人處理這種問題的順序是先看版圖確認(rèn)物理事實(shí)再決定改哪邊。版圖是對的改網(wǎng)表網(wǎng)表是對的改版圖。永遠(yuǎn)不要兩頭糊弄。3. Box機(jī)制把已驗(yàn)證的模塊“關(guān)進(jìn)黑盒”3.1 Box到底是什么能解決什么問題Box這個概念我最早接觸的時候也是一頭霧水。簡單說Box就是在LVS比對時將某個模塊的內(nèi)容全部遮蔽只保留它的端口連接關(guān)系模塊內(nèi)部的器件和連接不做比對。你可以把它理解成考試的時候老師告訴你“這道大題不用寫過程只要答案對就行”。為什么需要Box在數(shù)模混合芯片里你很可能直接調(diào)用了某個已經(jīng)經(jīng)過驗(yàn)證的IP比如PLL、SRAM、ADC/DAC的核心或者使用了工藝廠提供的標(biāo)準(zhǔn)單元庫。這些模塊在交付之前就已經(jīng)通過了完整的LVS驗(yàn)證在你的頂層芯片里再跑一次LVS純屬浪費(fèi)時間——而且更麻煩的是這些模塊內(nèi)部可能用了很多特殊的處理方式頂層LVS規(guī)則反而會誤報(bào)。Box的另一個用途是性能優(yōu)化。一個數(shù)模混合芯片的版圖動輒幾個GB的GDS如果每一層都做完整比對Calibre跑一次可能要幾個小時。把已經(jīng)驗(yàn)證過的數(shù)字標(biāo)準(zhǔn)單元庫、內(nèi)存塊設(shè)成Box跑一輪LVS的時間能縮短到原來的三分之一甚至更少這在項(xiàng)目緊張的時候極為寶貴。3.2 Box在Calibre里的設(shè)置方式在Calibre LVS中Box的設(shè)置方式有兩種一種是在規(guī)則文件里硬編碼另一種是在運(yùn)行LVS時通過GUI或命令行參數(shù)動態(tài)指定。下面分別說一下。規(guī)則文件里設(shè)置Box你會在LVS rule file通常是.cal或.svrf文件里看到類似這樣的語句LAYOUT BOX SRAM SOURCE BOX SRAM當(dāng)然針對不同模塊可能需要用不同的Box規(guī)則。比如你想將版圖里叫SRAM的模塊設(shè)為Box但source netlist里對應(yīng)模塊名不同可以用更精細(xì)的通配符寫法LAYOUT BOX SRAM* SOURCE BOX SRAM*需要注意的是一旦某個模塊被BoxLVS比對時將只檢查該模塊的pin數(shù)量、pin名字是否與source一致模塊內(nèi)部任何問題都不會暴露。所以Box操作是“信則靈”的操作——你確認(rèn)這個模塊本身是沒問題的才能放心把它黑盒掉。在Calibre Interactive的GUI里設(shè)置Box也很方便。打開LVS菜單后在Inputs→Netlist標(biāo)簽頁里通過設(shè)置Netlist Import / Netlist Box或Layout Box選項(xiàng)來指定Box模塊名。跑批量的項(xiàng)目腳本時還有一種方式是直接在命令行里傳參數(shù)calibre -lvs -hier -spice rule.cal rule.sp top.gds關(guān)于-hier參數(shù)要說一句它是開啟層次化LVS的關(guān)鍵。如果沒有開-hierBox很多時候不會生效工具會把所有層次展平后再做比對Box就毫無意義了。3.3 Box的常見使用場景我在項(xiàng)目里用Box用得最多的場景有三個。第一個是數(shù)字標(biāo)準(zhǔn)單元庫?，F(xiàn)在很多數(shù)?；旌闲酒锏臄?shù)字部分都是用綜合工具自動生成的門級網(wǎng)表再用自動布局布線工具物理實(shí)現(xiàn)。這部分模塊的LVS在數(shù)字后端流程里已經(jīng)驗(yàn)證過了頂層只需確認(rèn)數(shù)字模塊的端口和電源地連接正確所以對它開Box是標(biāo)準(zhǔn)操作。第二個是模擬IP核。比如PLL、Bandgap、LDO這些已經(jīng)經(jīng)過硅驗(yàn)證的模擬模塊它們內(nèi)部的模擬器件連線非常敏感頂層LVS工具在解析這些結(jié)構(gòu)時容易因?yàn)閷哟侮P(guān)系產(chǎn)生誤報(bào)。為了避免這種誤報(bào)通常會開Box只比對端口。這個操作在業(yè)界非常普遍而且流片廠在tapeout review時也是認(rèn)可的。第三個是IO單元和ESD保護(hù)結(jié)構(gòu)。IO cell通常來自工藝廠或第三方庫其內(nèi)部結(jié)構(gòu)包含大量特殊器件如ggNMOS、SCR等這些器件在常規(guī)LVS規(guī)則里可能沒定義或者識別參數(shù)特別容易出錯。把這些IO單元整體Box掉可以省去大量解析麻煩。3.4 Box的副作用與使用禁忌Box雖好但副作用也很明顯Box了就可能漏掉真正的問題。最典型的翻車案例是某個數(shù)字模塊的底層出線短路到相鄰模塊的電源但數(shù)字模塊被Box了LVS判斷它能通過結(jié)果流片回來芯片功耗異常。所以使用Box必須要有紀(jì)律。我的建議是只在頂層或特定層次使用Box底層比對永遠(yuǎn)全開。設(shè)Box前先跑一次部分比對確認(rèn)這個模塊本身LVS是干凈的。Box的模塊名盡量用精確匹配。用通配符一次Box掉一片同名模塊時要格外注意是不是有同名的意外模塊被誤傷。關(guān)鍵信號路徑上的模塊不要Box。如果你要驗(yàn)證的是一個新設(shè)計(jì)的模擬IP千萬不要為了“快點(diǎn)跑完”把它設(shè)成Box否則等于沒驗(yàn)。另外Box設(shè)置還有個邊界問題。比如你把某個模塊設(shè)成Box但這個模塊內(nèi)部有一個pin在版圖上沒有連出來LVS在檢查Box模塊的pin連接時會報(bào)“Port not connected”或者“Short”之類的錯誤。這時候別急著懷疑Box設(shè)置先從版圖上確認(rèn)那個pin是不是確實(shí)被上層金屬蓋住了或者只是視覺上看著沒連實(shí)際是通的。4. 高頻LVS錯誤排查實(shí)錄從soft connect到隔離環(huán)4.1 soft connect數(shù)?；旌习鎴D的頭號公敵如果讓我給數(shù)?；旌螸VS的錯誤頻率排個名soft connect絕對是第一名。什么叫soft connect簡單說就是兩個net之間沒有直接的金屬連接但通過襯底、阱或者器件寄生形成了導(dǎo)電通路。在LVS眼里這會造成讓工具誤以為兩個net是同一個節(jié)點(diǎn)。最典型的soft connect場景是這樣的模擬電路的VSS和數(shù)字電路的GND本來應(yīng)該分開但它們在版圖上都用了P型襯底作為參考地而P襯底本身是連通的于是Calibre在提取連接關(guān)系時就會認(rèn)為VSS和GND是同一個net報(bào)出soft connect錯誤。這個問題的根源是版圖隔離措施不到位。正確做法是在版圖上給模擬區(qū)域和數(shù)字區(qū)域分別加隔離環(huán)guard ring模擬區(qū)域用N阱或深N阱做隔離讓模擬地只在本區(qū)域內(nèi)連接。如果版圖設(shè)計(jì)階段沒有做隔離到了LVS階段再去處理往往只能靠改網(wǎng)表或者用特殊開關(guān)來規(guī)避。4.2 如何在Calibre里定位soft connectCalibre報(bào)soft connect的時候會在結(jié)果文件里給出具體位置。通常在report里你會看到類似這樣的信息ERROR: Soft connect between net VSS and net GND Path: VSS - substrate resistor - GND這里的路徑信息是關(guān)鍵。它會告訴你兩個net是通過什么器件連起來的比如P襯底的寄生電阻、N阱的寄生二極管等。定位到具體位置之后回到版圖里確認(rèn)那個區(qū)域是不是真的隔離不干凈。從實(shí)操角度我處理soft connect的順序是這樣的先看report確認(rèn)是哪兩個net發(fā)生了soft connect。打開Virtuoso版圖用highlight功能把這兩個net相關(guān)的所有圖形標(biāo)記出來。找到兩個net的公共區(qū)域檢查是否有g(shù)uard ring是否有N阱或深N阱隔離。如果沒有隔離加隔離環(huán)重新提取LVS。如果確認(rèn)物理上是隔離的但LVS仍報(bào)soft connect檢查襯底接觸孔的連接方式是否正確以及規(guī)則文件里對substrate的提取設(shè)置是否過嚴(yán)。在某些工藝?yán)镆?guī)則文件會對襯底網(wǎng)進(jìn)行合并強(qiáng)制讓所有P襯底都成為同一個net。這種情況下如果模擬地和數(shù)字地都打在P襯底上即使你在版圖上畫了隔離環(huán)它們最終還是會在襯底層“相遇”。針對這種情況除了深N阱隔離幾乎沒有別的物理手段這也是數(shù)?；旌显O(shè)計(jì)盡量用深N阱工藝的原因之一。4.3 器件識別問題電流鏡匹配、反相器與dummy除了soft connect器件識別問題也是LVS報(bào)錯的重災(zāi)區(qū)。數(shù)?；旌习鎴D里最常見的就是電流鏡匹配和CMOS反相器相關(guān)的識別錯誤。先說電流鏡匹配。在版圖設(shè)計(jì)里電流鏡通常用兩到四個完全相同的MOS管并聯(lián)實(shí)現(xiàn)講究的是“共質(zhì)心”(common centroid)對稱布局。但LVS眼中沒有“對稱”這個概念它只關(guān)心你版圖里畫出來的這些MOS管規(guī)格參數(shù)是否和網(wǎng)表一一對應(yīng)。如果原理圖里是一個寬長比很大的MOS管但版圖里你把它拆成了四個并聯(lián)的小管LVS如果不做“器件合并”處理就會報(bào)extra instance。解決辦法是在LVS規(guī)則文件里開啟device folding或叫instance merge的功能讓工具把并聯(lián)的同尺寸器件合并成一個再與source比對。再說CMOS反相器。反相器電路本身很簡單一個NMOS一個PMOS但在數(shù)模混合版圖里反相器的電源地連接經(jīng)常會被LVS誤判原因在于反相器的PMOS阱N阱往往直接接到VDD而如果這個區(qū)域有多個N阱同時存在工具可能會把阱連接關(guān)系提取錯。這類錯誤排查時要特別關(guān)注阱接觸孔和襯底接觸孔的排布畫這些接觸孔的時候不要怕多打接觸孔越多阱電位越穩(wěn)定LVS越不容易出幺蛾子。dummy器件是另一個經(jīng)典問題。為了匹配性電流鏡兩端往往會加dummy管版圖里有但原理圖網(wǎng)表里沒有。如果不做處理LVS就會報(bào)extra device。業(yè)界通行的做法有幾種一是網(wǎng)表里也加上dummy器件不過這種方式會讓網(wǎng)表變得很臟二是利用LVS規(guī)則文件里的dummy device過濾功能前提是dummy要有明顯的標(biāo)記層比如“dummy layer”用特定層次畫上規(guī)則文件里寫語句忽略該層次上的器件識別。我推薦第二種既保持網(wǎng)表干凈又能在LVS結(jié)果里體現(xiàn)“這些是dummy是有意放置的”。4.4 器件參數(shù)不匹配LVS報(bào)告怎么讀才高效LVS跑完會生成一個報(bào)告通常叫l(wèi)vs.report或類似名字。很多人一打開看到幾十頁mismatch列表就開始頭大其實(shí)掌握讀報(bào)告的套路之后可以很快定位到核心問題。報(bào)告的核心信息集中在兩個地方一個是摘要部分一個是mismatch明細(xì)。摘要部分會有類似CORRECT VERSUS SCHEMATIC 或 INCORRECT如果不正確會列出幾類問題的數(shù)量比如matched devices、extra devices、missing devices、bad connections之類的統(tǒng)計(jì)?？催@些數(shù)字的時候我心里會有一個大概的判斷優(yōu)先級先看是不是有大量器件都沒匹配上如果是說明網(wǎng)表層面就有大問題如果是局部幾個器件不匹配重點(diǎn)看是尺寸問題還是連接問題。mismatch明細(xì)部分通常會給出具體的instance名字、net名字和坐標(biāo)。比如X.Y.NMOS_NOT_MATCHED Layout: M1 (W2u L0.5u) Source: M1 (W2u L0.18u)這種一眼就能看出是參數(shù)不一致回到版圖和原理圖里核實(shí)即可。還有一個高效技巧用Calibre RVE工具打開報(bào)告時可以直接點(diǎn)報(bào)錯條目跳轉(zhuǎn)到對應(yīng)版圖位置同時高亮相關(guān)net。這個功能能省大量手工對比的時間。很多人不知道RVE里還能直接顯示報(bào)錯器件的坐標(biāo)可以用來快速在Virtuoso里probe到具體位置。4.5 隔離環(huán)設(shè)計(jì)LVS前應(yīng)該做好的功夫最后單獨(dú)說隔離環(huán)。前面提到soft connect的解決辦法跟隔離環(huán)密切相關(guān)。在模擬版圖設(shè)計(jì)初期如果能把隔離環(huán)畫正確后面LVS會順利很多。隔離環(huán)的根本目的是隔離不同區(qū)域的襯底電位。常見的做法是在模擬區(qū)域周圍畫一圈P注入和P阱接觸孔連接到模擬地再在外面套一圈N注入和N阱連接到模擬電源或特定的隔離net。里圈防的是模擬區(qū)域內(nèi)部襯底電壓的波動外圈防的是數(shù)字區(qū)域的襯底噪聲注入。畫隔離環(huán)時的注意點(diǎn)隔離環(huán)必須閉合不能有缺口。LVS不會直接檢查“隔離環(huán)是否閉合”但soft connect會間接暴露這個問題。隔離環(huán)的接觸孔要密集排列間距不要拉太大。工藝上接觸孔本身就是襯底電位和金屬連接之間的“橋”孔太稀會導(dǎo)致襯底電位不均LVS能過但實(shí)際性能會打折。隔離環(huán)跟周圍器件的間距要滿足DRC規(guī)則同時要考慮latency效應(yīng)別為了隔離犧牲太多面積。我見過不少項(xiàng)目因?yàn)楦綦x環(huán)畫得不規(guī)范LVS階段不斷報(bào)soft connect反復(fù)排查還是搞不定。最后拿掉隔離環(huán)重新畫一遍反而干凈了。所以隔離環(huán)這件事真的是“l(fā)es功夫做在前面后面才省心”。5. 數(shù)?；旌螸VS的流程化實(shí)戰(zhàn)從工程組織到批處理5.1 一套可以復(fù)用的LVS工程目錄結(jié)構(gòu)說到工程組織很多個人和小團(tuán)隊(duì)在做LVS時完全沒有規(guī)范規(guī)則文件存一個地方網(wǎng)表在另一個地方GDS路徑還要手輸每次跑LVS都像打游擊。這種習(xí)慣放在數(shù)?；旌享?xiàng)目里會出大問題因?yàn)榫W(wǎng)表版本、GDS版本、規(guī)則版本一變結(jié)果就完全不可信了。我個人的習(xí)慣是每個項(xiàng)目建一個專門的LVS目錄里面固定放幾個子目錄lvs/ ├── rule/ # 存放LVS規(guī)則文件及其版本記錄 ├── source/ # 存放從原理圖導(dǎo)出的CDL網(wǎng)表以及修改后的版本 ├── layout/ # 存放GDS或OA數(shù)據(jù)庫的導(dǎo)出文件 ├── results/ # 存放每次運(yùn)行的報(bào)告、日志、臨時文件 └── scripts/ # 存放運(yùn)行腳本、Box配置文件等這種結(jié)構(gòu)雖然簡單但能保證每次跑LVS用的文件都是“有據(jù)可查”的。特別是當(dāng)你需要回溯“這個報(bào)告是哪一版網(wǎng)表跑出來的”時文件路徑和修改時間一目了然。5.2 Virtuoso與Calibre聯(lián)動的標(biāo)準(zhǔn)流程實(shí)際項(xiàng)目中最常見的LVS操作流程是這樣的在Virtuoso里打開版圖然后啟動Calibre Interactive。啟動之后Calibre會讀取當(dāng)前版圖作為layout source但source netlist通常需要手動指定指向你之前導(dǎo)出的CDL網(wǎng)表。在Calibre Interactive的界面里有以下幾個關(guān)鍵設(shè)置項(xiàng)Layout選擇要從當(dāng)前版圖提取還是從指定GDS提取。如果版圖很大建議用GDS文件可以避免Virtuoso卡死。Netlist指定source netlist路徑通常就是那個CDL文件。Rules指定LVS rule file路徑。Outputs設(shè)置報(bào)告輸出路徑。設(shè)置完之后點(diǎn)Run LVS就可以開跑。過程中如果想看實(shí)時日志看Run Directory里的*.log文件即可。這里有一個小經(jīng)驗(yàn)跑大版圖時建議把Calibre的Run Directory放到SSD盤上臨時文件讀寫速度會直接影響整體耗時。我試過在機(jī)械硬盤上跑一個40G左右的GDSLVS跑了快兩個小時換到SSD之后時間直接降到四十分鐘左右。這個差距在項(xiàng)目迭代后期非常明顯。5.3 運(yùn)行腳本與Box配置的批量化管理如果同一個設(shè)計(jì)要反復(fù)跑多輪LVS用GUI點(diǎn)來點(diǎn)去效率太低。更好的做法是寫一個shell腳本把Calibre命令封裝起來。舉一個最簡單的例子#!/bin/bash # 定義變量 RULE./rule/calibre_lvs.rule SPICE./source/top_clean.sp GDS./layout/top.gds OUT./results # 跑LVS calibre -lvs -hier -spice $SPICE -spiceout $OUT/lvs.sp -log $OUT/lvs.log \ -lvsreport $OUT/lvs.report $RULE $GDS這個腳本看起來簡單但配合不同的Box配置可以衍生出很多版本。比如你可以在腳本里加一個變量來控制Box開關(guān)BOX_NAME${BOX:-box $BOX}然后在跑批量驗(yàn)證時用不同BOX_NAME跑同一份GDS對比結(jié)果。批量腳本還有一個好處可以把整個驗(yàn)證流程固定下來從“自動導(dǎo)入最新網(wǎng)表”到“自動跑LVS”再到“輸出報(bào)告”全部自動化。這樣每次改動版圖后只要重跑一遍腳本大大減少了人為操作帶來的失誤。5.4 如何驗(yàn)證你改的網(wǎng)表真的改對了修改網(wǎng)表之后很多人直接拿去做LVS跑出mismatch就一臉懵——到底是版圖錯還是網(wǎng)表錯這里分享一個我常用的驗(yàn)證思路如果時間允許先不做任何Box也不做網(wǎng)表“優(yōu)化”用原始網(wǎng)表跑一次LVS拿到一個“baseline結(jié)果”。然后每做一步網(wǎng)表修改就跑一次LVS觀察錯誤數(shù)量是否有規(guī)律變化。這個方法在調(diào)試階段非常有用能讓你清楚地看到每一處修改對最終結(jié)果的影響。雖然這個流程比較耗時但調(diào)試早期多花幾輪時間往往能避免后期為了“消滅最后一個報(bào)錯”而亂改一通。我當(dāng)時在處理那個電源pin名字不一致的問題時就是靠這個baseline對比法在第二輪就精準(zhǔn)鎖定了問題。6. 數(shù)?；旌螸VS的個人實(shí)戰(zhàn)體會與進(jìn)階建議先說一個我踩過最深的坑。之前做某個數(shù)?；旌闲酒琇VS跑出來報(bào)了大概三十幾個bad connection全部集中在數(shù)字區(qū)域和模擬區(qū)域的接口處。起初以為是接口信號連接錯了查了整整兩天換了各種網(wǎng)表修改方案都不見好。后來突然想到會不會是頂層連接時數(shù)字模塊的電源域跟模擬模塊的電源域在網(wǎng)表里用了同一個名字但版圖里是互相隔離的去網(wǎng)表里一查果然——兩個模塊的VDD在source里是同一個net但在layout里因?yàn)楦綦x策略不同物理上被分開了。這種情況改網(wǎng)表是沒用的必須改版圖把兩個VDD真正連起來或者確認(rèn)它們在芯片外部是短接的在頂層netlist加一個短接語句。這件事給我的教訓(xùn)是LVS報(bào)錯的本質(zhì)是“版圖提取的連接關(guān)系”和“網(wǎng)表描述的連接關(guān)系”不一致。排查時不要只盯著局部器件參數(shù)更要站在整個電源地網(wǎng)絡(luò)、信號域劃分的角度來看。數(shù)?；旌显O(shè)計(jì)如果電源域劃分不清晰LVS階段必然會反復(fù)踩坑。再說一些日常習(xí)慣層面的建議。第一版圖畫的時候就要時刻想著LVS而不是等畫完了再回來查。比如加dummy的時候順手加標(biāo)記層隔離環(huán)畫的時候順手檢查閉合性這些都能讓后續(xù)LVS階段省大量時間。第二建議把項(xiàng)目的LVS規(guī)則文件讀一遍不用逐行精讀但至少要了解里面有沒有開device merge、有沒有先例性的Box配置、過濾規(guī)則是怎么寫的。很多時候你以為的“LVS報(bào)錯”其實(shí)是規(guī)則文件里某項(xiàng)開關(guān)沒開。第三碰到搞不定的LVS問題不要反復(fù)地“瞎試”而是把問題和你的排查過程寫下來做成筆記。我自己的經(jīng)驗(yàn)是很多問題寫清楚的過程本身就找到了答案。最后一個小技巧在做完所有LVS修正、最終report顯示CORRECT之后建議再多跑一次帶PEX寄生提取的驗(yàn)證確認(rèn)提取出來的寄生參數(shù)不會影響電路性能。這是因?yàn)橛行㎜VS能過的連接在寄生提取階段可能會暴露大電容或大電阻導(dǎo)致后仿結(jié)果異常。這一步放在LVS之后、tapeout之前能再幫你排掉一批隱患。數(shù)?；旌习鎴D的LVS說到底是個“邏輯嚴(yán)謹(jǐn)性”的活兒。工具不會騙你它只是把你畫的東西和原理圖描述的東西做了一次硬核對。你越早理解這個比對的本質(zhì)越能少走彎路。希望這篇指南能幫你在Virtuoso和Calibre的海洋里少淹幾次順利跑出干凈的LVS結(jié)果。