1. 為什么SiC MOSFET仿真不能照搬硅器件的流程1.1 SiC材料特性對(duì)仿真的本質(zhì)影響做功率半導(dǎo)體仿真的老手都知道把硅器件的整套TCAD工藝流程搬到SiC MOSFET上結(jié)果往往慘不忍睹。這不是Silvaco工具的問(wèn)題而是SiC材料和硅在物理本質(zhì)上就不是一回事。4H-SiC的禁帶寬度有3.26eV硅只有1.12eV這個(gè)差異直接決定了你在Atlas里設(shè)置的物理模型幾乎全部要換。更深層的影響有三點(diǎn)載流子不完全電離、臨界擊穿電場(chǎng)高一個(gè)數(shù)量級(jí)、以及SiC/SiO2界面態(tài)密度遠(yuǎn)高于Si/SiO2界面。不完全電離是SiC仿真里最容易忽略的隱形殺手。鋁在4H-SiC里的受主電離能大約是190~220meV氮在施主位上的電離能也有50~65meV。室溫下300K對(duì)應(yīng)的熱能只有26meV左右也就是說(shuō)室溫下相當(dāng)一部分摻雜原子根本沒(méi)有電離。如果你在Atlas里直接沿用硅的默認(rèn)設(shè)置完全電離假設(shè)P-well里的有效空穴濃度會(huì)被高估一個(gè)量級(jí)以上閾值電壓、擊穿電壓全都會(huì)離譜。我最初做1200V SiC MOSFET仿真時(shí)Vth算出來(lái)8V多后來(lái)發(fā)現(xiàn)就是栽在不完全電離模型沒(méi)開(kāi)這件事上。除此之外4H-SiC的臨界擊穿電場(chǎng)可以達(dá)到2.5~3MV/cm是硅的八到十倍漂移區(qū)的摻雜濃度和厚度設(shè)計(jì)邏輯跟硅完全不同。耐壓1200V的器件漂移層厚度只要10~12μm、摻雜1e16 cm^-3左右就夠了這個(gè)參數(shù)范圍跟硅的600V器件思路完全不一樣。仿真時(shí)如果還用硅的碰撞電離參數(shù)擊穿電壓會(huì)計(jì)算得莫名其妙。1.2 Silvaco TCAD在SiC場(chǎng)景下的適用邊界Silvaco的TCAD套件在這類工作中通常用到的產(chǎn)品線很明確工藝仿真用Athena或者Victory Process器件電學(xué)仿真用Atlas或者Victory Device前后處理通過(guò)DeckBuild和TonyPlot完成。要清楚一點(diǎn)Athena對(duì)SiC的原生支持相對(duì)有限——SiC的熱氧化動(dòng)力學(xué)、離子注入損傷模型跟硅差別很大Athena里很多是針對(duì)硅晶圓校準(zhǔn)的步驟模型強(qiáng)行用在SiC上只能說(shuō)是半模擬半估算。成熟的做法是兩條路徑并行取舍。如果你關(guān)注的是完整工藝序列對(duì)器件最終電學(xué)特性的影響用Victory Process做工藝仿真它對(duì)SiC的晶體取向、注入級(jí)聯(lián)損傷、高溫激活退火有專門的模型支持輸出結(jié)構(gòu)給Atlas做電學(xué)仿真數(shù)據(jù)鏈更完整。但Victory Process的學(xué)習(xí)成本和網(wǎng)格內(nèi)存開(kāi)銷都不小尤其當(dāng)你后面還要跑DOE批量仿真時(shí)每個(gè)樣本都從工藝步驟跑起時(shí)間成本會(huì)相當(dāng)可觀。另一條路徑是半工藝半器件用DevEdit或者直接寫(xiě)結(jié)構(gòu)文件構(gòu)建器件把已知的摻雜分布、結(jié)深、氧化層厚度手工定義進(jìn)去然后送Atlas做電學(xué)仿真。這個(gè)思路適合你關(guān)注的重點(diǎn)不是工藝條件怎么變化而是器件結(jié)構(gòu)參數(shù)JFET寬度、P-well摻雜、柵氧厚度等對(duì)電學(xué)性能的敏感性。我的實(shí)戰(zhàn)經(jīng)驗(yàn)是DOE分析階段大部分工作其實(shí)走這條路速度和可控性都要好得多。標(biāo)題里說(shuō)的工藝仿真在實(shí)操中往往是工藝信息和結(jié)構(gòu)信息混合驅(qū)動(dòng)的。1.3 標(biāo)題里的實(shí)戰(zhàn)到底指什么很多人以為實(shí)戰(zhàn)就是裝好軟件、跑通一個(gè)示例deck就算完成。真正意義上的實(shí)戰(zhàn)是把仿真作為決策工具在流片之前回答清楚幾個(gè)問(wèn)題溝道注入條件怎么定才能保證Vth在2~4V區(qū)間JFET寬度拉到多少才能在導(dǎo)通電阻和耐壓之間取得平衡柵氧厚度波動(dòng)和界面電荷變化對(duì)器件特性的影響有多大這些問(wèn)題的答案沒(méi)法靠拍腦袋必須靠DOE——設(shè)計(jì)參數(shù)矩陣、批量跑仿真、提取電學(xué)指標(biāo)、做敏感性分析和優(yōu)化。這篇文章后面的內(nèi)容就是按這個(gè)實(shí)戰(zhàn)鏈路展開(kāi)的。我不打算復(fù)述Silvaco手冊(cè)而是把我調(diào)模型、搭結(jié)構(gòu)、跑DOE過(guò)程中遇到的真實(shí)問(wèn)題和解決思路講清楚。涉及具體命令語(yǔ)法的地方會(huì)給出關(guān)鍵代碼框架但更重要的是解釋每一步的物理意圖和坑在哪。適合正在用Silvaco做SiC器件仿真、或者準(zhǔn)備用TCAD給SiC MOSFET制定DOE方案的朋友參考。2. 工藝仿真環(huán)境的搭建與器件結(jié)構(gòu)定義2.1 用Victory Process還是Athena兩條路徑的取舍先把結(jié)論放在前面如果你要仿真的核心目標(biāo)是工藝條件→電學(xué)特性的全鏈路預(yù)測(cè)比如研究P-well離子注入能量和劑量對(duì)溝道摻雜分布的影響那就用Victory Process。它對(duì)于SiC的多步注入multi-energy implant可以疊加出近似箱型分布激活退火過(guò)程中的再分布也能體現(xiàn)出來(lái)。Athena當(dāng)然也能做注入和擴(kuò)散但SiC的注入損傷模型、退火激活率參數(shù)如果不手動(dòng)修正得到的不只是數(shù)值誤差而是趨勢(shì)都可能反掉。如果你更關(guān)心結(jié)構(gòu)參數(shù)層面的DOE比如固定摻雜工藝不變只掃描JFET寬度、柵氧厚度、漂移區(qū)摻雜那就直接用DevEdit或文本方式建結(jié)構(gòu)效率高得多。我實(shí)際做DOE時(shí)絕大多數(shù)情況是先用Victory Process跑一到兩組完整的工藝條件確認(rèn)摻雜分布合理然后把典型profile導(dǎo)出在DevEdit里構(gòu)建基準(zhǔn)結(jié)構(gòu)之后所有DOE樣本都在這個(gè)結(jié)構(gòu)基礎(chǔ)上改參數(shù)。這樣做的好處是能夠精確控制變量不會(huì)因?yàn)楣に囯S機(jī)性干擾DOE結(jié)論。無(wú)論走哪條路DeckBuild作為前端調(diào)試環(huán)境是不能跳過(guò)的。Silvaco的deck其實(shí)就是把工藝步驟、網(wǎng)格設(shè)置、材料參數(shù)、求解命令以腳本形式組織起來(lái)DeckBuild支持變量定義和循環(huán)語(yǔ)句這為后面的批量DOE腳本化打了基礎(chǔ)。我建議一開(kāi)始就用變量把關(guān)鍵工藝參數(shù)和結(jié)構(gòu)參數(shù)全部參數(shù)化哪怕第一版只跑單點(diǎn)也要寫(xiě)成變量的形式不然DOE階段還得回頭改寫(xiě)deck非常痛苦。2.2 網(wǎng)格設(shè)計(jì)仿真精度與時(shí)間的第一個(gè)平衡點(diǎn)網(wǎng)格是TCAD仿真的地基這句話在SiC MOSFET上體現(xiàn)得格外明顯。SiC器件的工作電壓高、電場(chǎng)梯度大溝道區(qū)和反向阻斷時(shí)的耗盡區(qū)邊緣對(duì)網(wǎng)格極其敏感。我的經(jīng)驗(yàn)是所有關(guān)鍵區(qū)域必須單獨(dú)設(shè)網(wǎng)格密度不能指望一個(gè)全局均勻網(wǎng)格解決問(wèn)題。溝道區(qū)域也就是柵氧下方的P-well表面區(qū)縱向網(wǎng)格必須細(xì)到納米級(jí)別典型做法是在SiC/SiO2界面處設(shè)置0.5~2nm的間距向外逐漸加寬橫向網(wǎng)格在溝道長(zhǎng)度方向上保持10nm量級(jí)保證載流子濃度梯度和電場(chǎng)梯度都分辨得出來(lái)。JFET區(qū)是電流匯聚的地方橫向網(wǎng)格20~50nm。漂移區(qū)縱向網(wǎng)格可以放到0.5~1μm但靠近P-well/N-drift結(jié)的耗盡區(qū)邊界要提前加密因?yàn)檫@個(gè)位置在反向偏壓下要承受最高電場(chǎng)。網(wǎng)格密度和仿真時(shí)間的關(guān)系不是線性的網(wǎng)格數(shù)翻一倍求解時(shí)間可能翻三四倍尤其是反向擊穿這種高電場(chǎng)大偏壓的掃描Newton迭代在每一步都很耗時(shí)。所以我建議先用較粗網(wǎng)格跑通整個(gè)流程確認(rèn)模型和邊界條件沒(méi)大問(wèn)題然后細(xì)化關(guān)鍵區(qū)域網(wǎng)格做一次收斂性驗(yàn)證具體方法后面第6章會(huì)詳細(xì)講。記住一個(gè)原則網(wǎng)格不是越細(xì)越好而是要在你關(guān)心的物理量上達(dá)到網(wǎng)格無(wú)關(guān)。2.3 工藝步驟序列的完整定義用Victory Process定義SiC MOSFET工藝典型步驟包括起始襯底定義N 4H-SiC襯底摻雜濃度約1e19 cm^-3、N型漂移區(qū)外延層厚度10μm摻雜1e16 cm^-3量級(jí)、P-well區(qū)離子注入用鋁多次注入構(gòu)造深度約0.5~1μm的摻雜分布、N源區(qū)注入氮或磷濃度高到1e19~1e20、P體接觸注入鋁用于降低體接觸電阻、高溫激活退火1600~1700℃氬氣氣氛、犧牲氧化與柵氧化層生長(zhǎng)典型40~60nm可以設(shè)置NO退火條件以改善界面質(zhì)量、多晶硅柵沉積與摻雜、層間介質(zhì)沉積、接觸孔刻蝕、源漏金屬化Ni基歐姆接觸。每一步都有對(duì)應(yīng)的工藝語(yǔ)句這里給出一個(gè)經(jīng)過(guò)簡(jiǎn)化的Victory Process deck框架go victoryprocess # 襯底 line x loc0.0 spacing0.05 line x loc3.0 spacing0.2 line y loc0.0 spacing0.005 line y loc0.5 spacing0.02 line y loc10.5 spacing0.5 line y loc11.0 spacing0.05 init material4H-SiC orientation1001 doping1e19 phosphorus # 外延層 epitaxy material4H-SiC thickness10 time60 temp1600 \ dopantnitrogen concentration1e16 # 溝道注入P-well implant aluminum dose3e13 energy30 implant aluminum dose5e13 energy80 implant aluminum dose8e13 energy180 # 源區(qū)注入 implant phosphorus dose1e15 energy50 # 激活退火 diffuse temperature1650 time10 gasargon # 柵氧 deposit materialSiO2 thickness0.05 # 多晶硅柵 deposit materialpoly thickness0.4這里有幾個(gè)細(xì)節(jié)值得注意。第一注入語(yǔ)句里的多能量參數(shù)需要你根據(jù)目標(biāo)profile來(lái)定常規(guī)做法是用SRIM或者Silvaco自帶工具先算好各能量的劑量配比。第二激活退火在SiC里跟硅完全不同硅里退火是為了推動(dòng)雜質(zhì)擴(kuò)散SiC里鋁和氮的擴(kuò)散系數(shù)極低高溫處理主要是修復(fù)注入損傷并激活摻雜原子10分鐘的1650℃退火足以激活大部分離子但多跑幾分鐘對(duì)雜質(zhì)分布影響不大這一點(diǎn)和硅工藝的直覺(jué)相悖。第三柵氧化層如果是熱氧化生長(zhǎng)的Victory Process里可以指定氧化氣氛和溫度需要選用針對(duì)SiC修正的氧化模型不能用硅的熱氧化系數(shù)否則氧化層厚度的速率曲線完全對(duì)不上。3. 讓SiC仿真結(jié)果可信的四組物理模型3.1 禁帶寬度與不完全電離Atlas的模型選擇語(yǔ)句要分幾個(gè)層面設(shè)置。第一層是基本半導(dǎo)體物理4H-SiC的禁帶寬度3.26eV必須在材料語(yǔ)句里顯式指定同時(shí)載流子統(tǒng)計(jì)必須用Fermi-Dirac統(tǒng)計(jì)因?yàn)橹負(fù)诫s區(qū)的簡(jiǎn)并效應(yīng)對(duì)源區(qū)N和P接觸區(qū)影響很大。Bandgap narrowing模型在SiC里要不要開(kāi)坦白說(shuō)SiC實(shí)驗(yàn)數(shù)據(jù)不如硅充分我一般先不開(kāi)除非校準(zhǔn)階段發(fā)現(xiàn)重?fù)诫s區(qū)的內(nèi)建電勢(shì)和實(shí)驗(yàn)對(duì)不上再打開(kāi)。最關(guān)鍵的是不完全電離模型。Atlas里對(duì)應(yīng)的寫(xiě)法很直接在models語(yǔ)句里加上incomplete即可系統(tǒng)會(huì)按照材料定義里的施主/受主電離能來(lái)計(jì)算。但默認(rèn)材料庫(kù)里的4H-SiC受主電離能不一定跟你工藝?yán)镉玫匿X吻合建議在material語(yǔ)句中顯式指定material mat4H-SiC taun01e-7 taup03e-8 \ nc3001.7e19 nv3002.5e19 eg3003.26 \ arichne0.063 arichno0.20 arichpe0.20這里的arich參數(shù)就是受主和施主的電離能單位是eV。不同文獻(xiàn)對(duì)鋁在4H-SiC中的電離能報(bào)道有差異通常在190~230meV范圍氮的施主電離能要區(qū)分六角位和立方位一般取50~65meV。仿真溫度從室溫掃到175℃結(jié)溫范圍內(nèi)時(shí)不完全電離率會(huì)顯著變化這個(gè)溫度依賴特性對(duì)預(yù)測(cè)高溫下的Vth漂移非常關(guān)鍵。如果你發(fā)現(xiàn)仿真結(jié)論里Vth對(duì)溫度的敏感性跟產(chǎn)線測(cè)試對(duì)不上先檢查電離能參數(shù)。3.2 遷移率溝道與體區(qū)要區(qū)別對(duì)待4H-SiC的體遷移率比硅低不少——電子大約900cm2/Vs、空穴約120cm2/Vs但高場(chǎng)飽和速度和臨界電場(chǎng)很高所以功率器件綜合性能仍然優(yōu)秀。Atlas默認(rèn)的Caughey-Thomas摻雜依賴遷移率模型需要針對(duì)SiC修正最大遷移率和摻雜衰減系數(shù)。更值得關(guān)注的是溝道表面的遷移率問(wèn)題。SiC MOSFET的反型層遷移率受到界面粗糙度和表面聲子散射的嚴(yán)重影響實(shí)測(cè)溝道遷移率往往只有體遷移率的三分之一甚至更低好一點(diǎn)的柵氧工藝能做到30~40cm2/Vs。所以仿真溝道電流時(shí)必須使用表面遷移率模型比如Lombardi模型Atlas里對(duì)應(yīng)cvvt模型和lombardi參數(shù)它把表面粗糙散射、聲子散射和摻雜散射統(tǒng)一考慮。我在校準(zhǔn)階段發(fā)現(xiàn)如果不開(kāi)lombardi模型、單純用體遷移率算Id-Vg飽和電流會(huì)被高估50%以上。另一個(gè)細(xì)節(jié)是4H-SiC的遷移率各向異性——垂直于c軸的遷移率和平行于c軸方向有約20%~30%的差異在Victory Device里可以設(shè)置遷移率張量參數(shù)這對(duì)溝道方向沿著表面的器件有一定影響但很多工程仿真為了簡(jiǎn)化會(huì)忽略自己心里要有數(shù)。高場(chǎng)飽和模型用fldmobSiC的飽和速度參數(shù)要設(shè)置為約2e7 cm/s量級(jí)這比硅高得多。如果沿用硅的默認(rèn)參數(shù)大電流偏置下的輸出特性會(huì)失真。這個(gè)參數(shù)在短溝道SiC MOSFET上尤其顯著因?yàn)闇系离妶?chǎng)很容易達(dá)到飽和速度對(duì)應(yīng)的水平。3.3 碰撞電離參數(shù)不能繼續(xù)用硅的默認(rèn)值這是擊穿電壓仿真中最容易翻車的地方。Atlas默認(rèn)的碰撞電離模型Selberherr用的是硅的電子/空穴電離系數(shù)參數(shù)直接用于4H-SiC你會(huì)得到災(zāi)難性的擊穿電壓預(yù)測(cè)。因?yàn)镾iC的臨界電場(chǎng)高同樣的電場(chǎng)分布下電離積分跟硅差了不止一個(gè)量級(jí)必須替換為4H-SiC的電離系數(shù)。文獻(xiàn)上引用最多的是Konstantinov等人在1995年前后給出的4H-SiC碰撞電離系數(shù)表達(dá)式其形式通常寫(xiě)作αn,p a·exp(-(b/E)^m)其中系數(shù)有強(qiáng)電場(chǎng)依賴和方向依賴。四個(gè)H2 H2實(shí)際使用中你是按c軸方向豎直方向還是a軸方向橫向的電離系數(shù)取決于器件電場(chǎng)主要沿哪個(gè)方向。對(duì)垂直功率MOSFET來(lái)說(shuō)阻斷時(shí)電場(chǎng)主要沿縱向所以用c軸參數(shù)為主。在Atlas里通過(guò)impact語(yǔ)句定義impact material4H-SiC \ selb a.n1.76e8 b.n3.9e7 a.p3.41e8 b.p2.0e7 \ beta.temp2.5不同來(lái)源的參數(shù)差異其實(shí)不小我的做法是先固定其他條件用少量實(shí)驗(yàn)擊穿數(shù)據(jù)標(biāo)定一組電離系數(shù)然后在DOE里保持這組參數(shù)不變看相對(duì)變化趨勢(shì)。記住DOE分析的核心價(jià)值往往在于趨勢(shì)和敏感性排序而不是絕對(duì)值的精確絕對(duì)值和實(shí)驗(yàn)的匹配要靠校準(zhǔn)。3.4 界面態(tài)與固定電荷對(duì)閾值電壓的拉升SiC MOSFET的SiC/SiO2界面態(tài)密度Dit比Si/SiO2界面高約兩個(gè)數(shù)量級(jí)同時(shí)靠近導(dǎo)帶邊的族系界面態(tài)還有電荷俘獲活性會(huì)造成器件在開(kāi)關(guān)過(guò)程中閾值電壓漂移。仿真層面界面態(tài)對(duì)直流特性的影響主要體現(xiàn)在兩點(diǎn)一是通過(guò)俘獲電荷改變溝道區(qū)表面勢(shì)導(dǎo)致閾值電壓被釘?shù)闷叨峭ㄟ^(guò)庫(kù)侖散射降低溝道遷移率。Atlas里可以用interface語(yǔ)句設(shè)置固定電荷Qf和界面陷阱分布。固定電荷密度通常設(shè)置在1e11~5e12 cm^-2范圍對(duì)應(yīng)不同柵氧工藝水平。界面陷阱可以做簡(jiǎn)化的能級(jí)分布處理也可以用能量分辨的陷阱譜設(shè)置。工程上我習(xí)慣把Dit設(shè)成兩個(gè)部分導(dǎo)帶邊上方的類受主陷阱帶負(fù)電后排斥電子和帶隙中部的SRH復(fù)合陷阱。前者影響Vth后者在高溫漏電和動(dòng)態(tài)特性上起作用。值得注意的是許多公開(kāi)文獻(xiàn)把Dit和Qf混著說(shuō)但實(shí)際校準(zhǔn)中你會(huì)發(fā)現(xiàn)Dit對(duì)亞閾值擺幅的影響更明顯而Qf對(duì)Vth的平移作用更直接。校準(zhǔn)步驟應(yīng)該是先用C-V曲線定摻雜和Qf再用亞閾值區(qū)特性確Dit密度最后用線性區(qū)電流調(diào)遷移率這樣一步步參數(shù)不會(huì)互相打架。4. 電學(xué)特性提取的三個(gè)關(guān)鍵指標(biāo)4.1 閾值電壓提取方法與工藝容差搭建好結(jié)構(gòu)、設(shè)置完模型之后進(jìn)入電學(xué)特性提取階段。閾值電壓Vth是SiC MOSFET DOE分析里權(quán)重最高的參數(shù)之一車規(guī)級(jí)器件通常要求2~4V這個(gè)范圍其實(shí)是給柵極驅(qū)動(dòng)電路的正負(fù)壓擺幅留了余量的。仿真提取Vth的常用方法有兩種一種是在漏極加小偏壓Vd0.1V從Id-Vg曲線上用線性區(qū)外推法取跨導(dǎo)最大點(diǎn)做切線交橫軸另一種是定義漏極電流標(biāo)準(zhǔn)法比如Id1mA/mm對(duì)應(yīng)Vth。我強(qiáng)烈建議你在DOE腳本里統(tǒng)一用后者——恒定電流法在批量處理時(shí)數(shù)值穩(wěn)定性更好不會(huì)因?yàn)槟硞€(gè)樣本的跨導(dǎo)曲線形狀畸形導(dǎo)致外推失敗。仿真Vth時(shí)還應(yīng)該同時(shí)記錄一個(gè)關(guān)鍵衍生量Vth對(duì)溫度的靈敏度dVth/dT。SiC MOSFET的Vth隨溫度升高而下降這個(gè)漂移主要是費(fèi)米勢(shì)和界面態(tài)占據(jù)率隨溫度變化導(dǎo)致的。如果你的DOE只看了常溫點(diǎn)會(huì)漏掉高溫可靠性風(fēng)險(xiǎn)。我的習(xí)慣是在DOE矩陣?yán)镏辽龠x擇一組代表性樣本跑25℃、150℃、175℃三個(gè)溫度點(diǎn)評(píng)估Vth窗口在高溫下是否仍然滿足驅(qū)動(dòng)電路的要求。4.2 導(dǎo)通電阻的拆解思路比Vth更需要拆著看的是導(dǎo)通電阻Ron。SiC MOSFET的總導(dǎo)通電阻由溝道電阻Rch、JFET區(qū)電阻Rjfet、漂移區(qū)電阻Rdrift、襯底電阻Rsub、源接觸電阻Rcs、漏接觸電阻Rcd等分量串聯(lián)而成。不同耐壓等級(jí)器件里各分量占比完全不同650V器件溝道電阻占比大1200V器件漂移區(qū)電阻上升1700V以上漂移區(qū)電阻主導(dǎo)。仿真輸出單點(diǎn)Ron很容易但要指導(dǎo)工藝優(yōu)化必須會(huì)拆解。從Id-Vd曲線在低Vd區(qū)域線性區(qū)提取Ron在Vg高置15~20V條件下測(cè)量。要拆解電阻分量可以在仿真器里利用不同結(jié)構(gòu)修改來(lái)隔離比如把溝道長(zhǎng)度設(shè)為極小值來(lái)估算除溝道外的電阻或者利用TonyPlot的電流密度分布圖觀察JFET區(qū)的電流擁擠效應(yīng)。我特別要提醒的是JFET區(qū)——在柵極電壓高置時(shí)JFET區(qū)并沒(méi)有被溝道夾斷它的電阻取決于N-drift摻雜和P-well注入形成的頸部寬度。DOE里掃描JFET寬度時(shí)你幾乎總能看到Ron先降后升的U形曲線因?yàn)樘腏FET區(qū)電阻大太寬又會(huì)在反向耐壓時(shí)提前穿通這就是JFET寬度優(yōu)化的物理本質(zhì)。4.3 電容參數(shù)在功率應(yīng)用里的分量熱搜詞里出現(xiàn)了電容關(guān)鍵參數(shù)對(duì)應(yīng)到SiC MOSFET里就是Ciss、Coss、Crss這組動(dòng)態(tài)電容它們直接決定開(kāi)關(guān)速度、開(kāi)關(guān)損耗和米勒平臺(tái)寬度。TCAD仿真完全可以輸出這些參數(shù)在不同Vd偏壓下做小信號(hào)C-V掃描Atlas的solve語(yǔ)句里可以加AC分析步或者采用電荷增量法。對(duì)DOE來(lái)說(shuō)柵氧厚度的變化會(huì)直接影響Ciss和CrssJFET寬度則通過(guò)耗盡區(qū)擴(kuò)展影響Coss。我這里要給出一個(gè)容易被忽視的實(shí)戰(zhàn)點(diǎn)柵漏電容Crss即米勒電容在SiC MOSFET里是影響開(kāi)關(guān)損耗的關(guān)鍵參數(shù)而在半橋應(yīng)用中還直接影響dv/dt的串?dāng)_風(fēng)險(xiǎn)。DOE分析Crss時(shí)不僅要看零偏值還要看它在Vd400V到800V區(qū)間下降的斜率——這段下降幅度越大說(shuō)明JFET區(qū)耗盡越劇烈器件的dv/dt魯棒性就值得擔(dān)心。所以做DOE時(shí)建議對(duì)每個(gè)樣本在高Vd偏置比如800V下補(bǔ)一個(gè)C-V提取步驟這些動(dòng)態(tài)指標(biāo)比單純的直流指標(biāo)更能反映器件在系統(tǒng)里的真實(shí)表現(xiàn)。4.4 擊穿電壓仿真中的收斂與邊界處理?yè)舸╇妷築V的仿真用反向偏壓掃描實(shí)現(xiàn)把柵源短路或柵極加0V漏極上掃到目標(biāo)耐壓。1200V器件的BV設(shè)計(jì)余量通常在1300~1400V所以仿真掃描范圍至少到1500V。收斂問(wèn)題是反向仿真的大敵——隨著漏壓升高耗盡區(qū)邊緣電場(chǎng)達(dá)到臨界值少子產(chǎn)生和電離鏈?zhǔn)椒磻?yīng)會(huì)讓Newton迭代矩陣病態(tài)。三個(gè)處理技巧第一把擊穿相關(guān)的物理模型逐步開(kāi)啟先在不帶碰撞電離的情況下掃描到接近預(yù)期的BV值確認(rèn)耗盡區(qū)和電場(chǎng)分布合理再開(kāi)啟impact模型繼續(xù)往上掃第二小心選擇掃壓步長(zhǎng)在低偏壓段可以用50~100V大步長(zhǎng)接近擊穿時(shí)縮到1~5V因?yàn)閾舸┩l(fā)生在最后幾個(gè)伏特的變化里步長(zhǎng)太大會(huì)錯(cuò)過(guò)真實(shí)擊穿點(diǎn)甚至振蕩不收斂第三必要時(shí)切換Gummel迭代和Newton迭代配合使用。另外要注意在新結(jié)構(gòu)里定義合理的漏極接觸和空氣區(qū)邊界SiC器件的電場(chǎng)在器件邊緣可能會(huì)集中二維仿真沒(méi)法精確模擬終端結(jié)構(gòu)所以仿真BV通常反映的是元胞本身的設(shè)計(jì)水平跟實(shí)際器件終端設(shè)計(jì)后的BV會(huì)有所不同這一條在結(jié)論里要說(shuō)清楚。5. DOE實(shí)戰(zhàn)設(shè)計(jì)矩陣、敏感性與參數(shù)優(yōu)化5.1 從工藝目標(biāo)倒推DOE因素與水平DOE不是隨手拉一個(gè)參數(shù)矩陣就跑而是從器件規(guī)格書(shū)倒推哪些參數(shù)值得進(jìn)矩陣。我以1200V SiC MOSFET為例選因素的第一原則是流片時(shí)可調(diào)且對(duì)性能影響大。典型候選包括P-well峰值摻雜濃度對(duì)應(yīng)溝道注入劑量、柵氧厚度tox、JFET寬度Wjfet、漂移區(qū)摻雜濃度Nd、漂移區(qū)厚度Tdrift、溝道長(zhǎng)度Lch。界面態(tài)密度Qf/Dit我通常也放進(jìn)去但它是噪聲因素而不是控制因素——通過(guò)改變柵氧工藝條件來(lái)表征。每個(gè)因素設(shè)幾個(gè)水平要考慮。三水平能抓住非線性趨勢(shì)比如Vth對(duì)P-well摻雜往往是線性但Ron對(duì)JFET寬度是明顯的U形代價(jià)是試驗(yàn)次數(shù)翻倍。全因子設(shè)計(jì)Factorial太奢侈5因素3水平就是243個(gè)樣本時(shí)間上不可接受。工程實(shí)用的做法是分階段先做低分辨率的部分因子或Plackett-Burman篩選設(shè)計(jì)用最少次數(shù)判斷哪些因素的主效應(yīng)和交互效應(yīng)顯著然后對(duì)前三四位關(guān)鍵因素做響應(yīng)面設(shè)計(jì)比如中心復(fù)合設(shè)計(jì)CCD或Box-Behnken擬合出近似模型找最優(yōu)區(qū)。5.2 批量仿真的自動(dòng)化實(shí)現(xiàn)DOE真正耗時(shí)的不是仿真本身而是如何管理幾十上百個(gè)樣本。Silvaco的DeckBuild支持變量替換和循環(huán)但跨樣本的后處理仍然是個(gè)麻煩事。我采用的方案是在頂層寫(xiě)shell或Python腳本統(tǒng)一生成各樣本的deck文件調(diào)用atlas批量求解再用TonyPlot的批處理模式提取Vth、Ron、BV等指標(biāo)最后匯總到CSV或直接用Python的pandas庫(kù)做敏感性分析。給一段偽代碼風(fēng)格的思路供參考# 參數(shù)空間定義 params { pwell_dose: [2e13, 3e13, 4e13], tox_nm: [40, 50, 60], wjfet_um: [1.5, 2.0, 2.5], ndrift: [1e16, 1.3e16, 1.6e16] } # 遍歷生成deck并運(yùn)行 for combo in product(*params.values()): deck render_template(template.in, **combo) run_silvaco(deck) metrics extract(results.log) results.append({**combo, **metrics})實(shí)際運(yùn)行中要處理好并行度的問(wèn)題。Atlas單機(jī)跑一個(gè)中等網(wǎng)格規(guī)模的SiC MOSFET仿真也就幾分鐘到十幾分鐘DOE總耗時(shí)取決于樣本量。如果公司有多核服務(wù)器或者license支持多任務(wù)并行把樣本分發(fā)到多個(gè)進(jìn)程可以大幅壓縮總時(shí)間。另外要注意每個(gè)樣本的輸出文件命名要規(guī)范包含參數(shù)值信息不然后期回溯會(huì)把人逼瘋。5.3 結(jié)果解讀誰(shuí)主導(dǎo)Vth誰(shuí)主導(dǎo)Ron誰(shuí)主導(dǎo)BVDOE完成后用歸一化效應(yīng)圖main effect plot和Pareto圖來(lái)解讀每個(gè)因素對(duì)各指標(biāo)的主效應(yīng)。下面是我在典型1200V SiC MOSFET仿真DOE中得到的規(guī)律性結(jié)論給大家做參考具體數(shù)值會(huì)隨工藝平臺(tái)不同而變化。閾值電壓Vth的主導(dǎo)因素通常是P-well摻雜濃度其次柵氧厚度再次界面固定電荷Qf。這符合MOS物理——Vth 2ψf (√(4εs q Na ψf))/Cox Qf/Cox三項(xiàng)分別對(duì)應(yīng)體費(fèi)米勢(shì)、耗盡層電荷項(xiàng)和界面電荷項(xiàng)。P-well摻雜從2e17提高到8e17 cm^-3Vth可能從2V拉到5V以上。界面電荷密度如果在1e11到1e12 cm^-2之間變化Vth也有0.5~1V的平移量。值得注意的是這三個(gè)因素之間還有交互效應(yīng)——摻雜越高Cox對(duì)Vth的控制力越強(qiáng)這就是為什么篩選設(shè)計(jì)里P-well摻雜和柵氧厚度的交互項(xiàng)經(jīng)常顯著。導(dǎo)通電阻Ron的主導(dǎo)因素則完全不同。JFET寬度和溝道遷移率貢獻(xiàn)最大漂移區(qū)摻雜影響第二梯隊(duì)柵氧厚度幾乎不影響Ron除非溝道遷移率對(duì)垂直電場(chǎng)敏感。這里有一個(gè)值得一做的分析把Ron的各個(gè)分量做歸一化對(duì)比繪制隨參數(shù)變化的堆疊柱狀圖一眼就能看出在哪個(gè)參數(shù)區(qū)間、哪個(gè)電阻分量開(kāi)始占主導(dǎo)這對(duì)器件設(shè)計(jì)方向的判斷極其有用。擊穿電壓BV主要由漂移區(qū)摻雜Nd和漂移區(qū)厚度Tdrift決定P-well摻雜和JFET寬度通過(guò)穿通效應(yīng)也參與其中。BV對(duì)Nd的敏感性是單調(diào)負(fù)相關(guān)——摻雜越高臨界電場(chǎng)下耗盡區(qū)越薄BV越低同樣摻雜下Tdrift增加BV幾乎線性上升。但Tdrift不能無(wú)限加厚因?yàn)镽on會(huì)顯著惡化這就是那個(gè)經(jīng)典的SiC沒(méi)有硅那樣的導(dǎo)通電阻-耐壓4次方關(guān)系那么苛刻但同樣存在優(yōu)化問(wèn)題的由來(lái)。綜合三個(gè)指標(biāo)來(lái)看DOE最大的價(jià)值是告訴你——只調(diào)一個(gè)參數(shù)、指望同時(shí)優(yōu)化Vth、Ron、BV三個(gè)指標(biāo)是不現(xiàn)實(shí)的你本質(zhì)上在做多目標(biāo)優(yōu)化。這時(shí)可以用帕累托前沿Pareto front的思想把每個(gè)樣本的Ron和BV畫(huà)成散點(diǎn)圖凸包上的點(diǎn)就是給定工藝窗口內(nèi)的最優(yōu)設(shè)計(jì)。實(shí)際操作中Silvaco本身不帶DOE模塊但把結(jié)果導(dǎo)出來(lái)用Origin或Python matplotlib畫(huà)散點(diǎn)圖和效應(yīng)圖效果完全夠用。6. 仿真到流片的幾則實(shí)戰(zhàn)心得6.1 網(wǎng)格敏感性驗(yàn)證是省不掉的網(wǎng)格敏感性驗(yàn)證聽(tīng)著像老生常談但在SiC MOSFET仿真里不做或者做不充分DOE結(jié)論可能整個(gè)推翻。做法很簡(jiǎn)單在基準(zhǔn)結(jié)構(gòu)上把關(guān)鍵區(qū)域溝道界面、結(jié)區(qū)、JFET區(qū)的網(wǎng)格密度分別加密一倍和三倍對(duì)比Vth、Ron、BV的變化幅度。如果Vth變化超過(guò)50mV、Ron變化超過(guò)3%、BV變化超過(guò)10V說(shuō)明當(dāng)前網(wǎng)格還沒(méi)有收斂需要加密后重新跑DOE。有個(gè)更省時(shí)間的做法先只對(duì)網(wǎng)格最敏感的一個(gè)樣本做敏感性驗(yàn)證比如P-well摻雜最高的那種條件因?yàn)楦邠诫s下耗盡區(qū)很窄、電場(chǎng)梯度大網(wǎng)格敏感性最大。這個(gè)樣本收斂了其他樣本大概率也沒(méi)問(wèn)題。我在實(shí)際項(xiàng)目中踩過(guò)網(wǎng)格沒(méi)收斂的坑——當(dāng)時(shí)跑完整個(gè)DOE發(fā)現(xiàn)Vth的變化趨勢(shì)跟實(shí)驗(yàn)相反排查了很久最后發(fā)現(xiàn)就是JFET區(qū)網(wǎng)格太粗導(dǎo)致反向耗盡區(qū)電場(chǎng)數(shù)值擴(kuò)散嚴(yán)重BV算低了上百伏DOE排序自然就亂了。6.2 收斂失敗的排查順序批量跑DOE時(shí)最煩的就是某個(gè)樣本不收斂。我遇到收斂問(wèn)題的排查順序通常是第一步檢查是不是模型組合問(wèn)題——SiC仿真里最常見(jiàn)是把incomplete和fermi同時(shí)開(kāi)啟后某些偏置點(diǎn)出現(xiàn)振蕩可以嘗試分步開(kāi)啟或者調(diào)整偏置步長(zhǎng)第二步檢查網(wǎng)格——某個(gè)局部網(wǎng)格太粗或出現(xiàn)畸形單元Newton迭代在那一帶無(wú)法收斂用TonyPlot看最后的中間解結(jié)構(gòu)往往能定位問(wèn)題區(qū)域第三步檢查邊界條件——?dú)W姆接觸對(duì)不對(duì)、gate電壓初值是否符合物理瞬態(tài)掃描時(shí)初值太離譜也容易發(fā)散。還有一個(gè)很實(shí)用的調(diào)試技巧不收斂時(shí)把solve語(yǔ)句里的掃描步長(zhǎng)改小或者用ramp方式分多次掃描。對(duì)擊穿掃描尤其建議先從低偏壓開(kāi)始每步保存中間結(jié)構(gòu)的solution這樣即使某一步發(fā)散也能復(fù)現(xiàn)到失穩(wěn)點(diǎn)之前的狀態(tài)來(lái)排查。Silvaco的log文件里會(huì)輸出每步迭代的殘差信息盯著殘差曲線的振蕩模式判斷問(wèn)題類型是電場(chǎng)不均勻還是載流子產(chǎn)生-復(fù)合失衡這是老工程師的基本功。6.3 模型校準(zhǔn)的三步走最后聊模型校準(zhǔn)。仿真和實(shí)驗(yàn)之間的偏差優(yōu)化是一個(gè)系統(tǒng)工程我推薦的順序是三步走。第一步用C-V曲線校準(zhǔn)摻雜分布仿真一個(gè)MOS電容結(jié)構(gòu)或直接用MOSFET在積累區(qū)和耗盡區(qū)的C-V調(diào)P-well摻雜濃度和深度、柵氧厚度直到仿真C-V和實(shí)驗(yàn)C-V在積累電容和耗盡電容兩個(gè)錨點(diǎn)上吻合。第二步用Id-Vg曲線校準(zhǔn)界面質(zhì)量和遷移率關(guān)注亞閾值區(qū)斜率定Dit和平帶電壓/閾值電壓位置定Qf然后線性區(qū)電流斜率定遷移率相關(guān)參數(shù)。第三步用反向阻斷曲線校準(zhǔn)碰撞電離調(diào)整電離系數(shù)參數(shù)使BV和泄漏電流的上升趨勢(shì)匹配。這套順序的邏輯是每一步只調(diào)一組參數(shù)避免多參數(shù)同時(shí)擬合引起辛普森悖論。做校準(zhǔn)的樣本數(shù)據(jù)最好來(lái)自同一批工藝批次避免因?yàn)楣に嚥▌?dòng)引入額外噪聲。在這個(gè)基礎(chǔ)上做DOE才有意義——不是調(diào)一組參數(shù)擬合一條曲線而是讓整套模型在一個(gè)工藝平臺(tái)內(nèi)具備外推能力這樣DOE預(yù)測(cè)的優(yōu)化方向才敢用于指導(dǎo)流片。最后一個(gè)細(xì)節(jié)SiC MOSFET的模型參數(shù)在文獻(xiàn)中分散且不統(tǒng)一不同柵氧工藝界面態(tài)差異巨大所以千萬(wàn)別照搬別人論文的參數(shù)就以為萬(wàn)事大吉。以我個(gè)人的經(jīng)驗(yàn)花在模型校準(zhǔn)上的時(shí)間占整個(gè)DOE項(xiàng)目周期的一半都不冤枉前面參數(shù)校得越扎實(shí)后面DOE的結(jié)論越可信也越容易在項(xiàng)目評(píng)審時(shí)說(shuō)服別人按仿真的方向推進(jìn)。畢竟TCAD仿真最終的價(jià)值不在一張漂亮的圖而在于幫你省掉一兩次流片迭代的真金白銀。