SPI通信FPGA實(shí)現(xiàn)這個(gè)話題隔三差五就會(huì)在群里被提起來(lái)一次。見得最多的提問是我的SCLK已經(jīng)降到十幾兆了為什么從機(jī)還是收不到數(shù)據(jù)——其實(shí)很多人沒有意識(shí)到SCLK慢不等于時(shí)序?qū)?。FPGA上做SPI的真正難點(diǎn)不在速度而在你是否在正確的邊沿做了正確的事。SPI本身只有四根線SCLK、MOSI、MISO、CS_N全雙工主從結(jié)構(gòu)速度可以拉得很高。FPGA實(shí)現(xiàn)SPI和單片機(jī)不一樣單片機(jī)調(diào)用的SPI外設(shè)已經(jīng)把數(shù)據(jù)移位、邊沿采樣、片選時(shí)序全封裝好了你只需要配寄存器FPGA里一切都回到最底層你得自己盯著每一位數(shù)據(jù)什么時(shí)候放到總線上、什么時(shí)候從總線上取下來(lái)。換個(gè)角度說(shuō)你等于用硬件邏輯重新發(fā)明一個(gè)SPI外設(shè)。這篇文章把協(xié)議拆解、模塊設(shè)計(jì)、仿真聯(lián)調(diào)、Flash讀寫這一整條鏈路都講一遍。適合兩種人看剛學(xué)完Verilog不知道怎么寫第一個(gè)通信模塊的入門者以及已經(jīng)有模塊但總在某些莫名其妙的通信問題上卡殼的開發(fā)者?？赐曛骃PI對(duì)你來(lái)說(shuō)就不再是一個(gè)會(huì)讀時(shí)序圖但寫不出代碼的東西了。1. SPI協(xié)議并沒有想象中簡(jiǎn)單四個(gè)信號(hào)背后的時(shí)序細(xì)節(jié)1.1 四個(gè)信號(hào)與主從關(guān)系SPI是典型的Master-Slave結(jié)構(gòu)主機(jī)負(fù)責(zé)產(chǎn)生SCLK和CS_N從機(jī)被動(dòng)響應(yīng)。四條信號(hào)各干各的SCLK串行時(shí)鐘由主機(jī)產(chǎn)生給從機(jī)提供采樣節(jié)奏。MOSIMaster Output Slave Input主機(jī)發(fā)數(shù)據(jù)從機(jī)收數(shù)據(jù)。MISOMaster Input Slave Output從機(jī)發(fā)數(shù)據(jù)主機(jī)收數(shù)據(jù)。CS_N片選低有效主機(jī)控制。CS_N拉低從機(jī)開始工作CS_N拉高從機(jī)進(jìn)入空閑狀態(tài)。這里有個(gè)新手容易忽略的點(diǎn)SPI是同時(shí)收發(fā)。MOSI和MISO在同一個(gè)SCLK周期里各自傳輸一位數(shù)據(jù)所以它天生是全雙工。后面做W25Q64這類SPI Flash讀寫時(shí)你想讀數(shù)據(jù)就必須繼續(xù)給SCLK哪怕主機(jī)沒有數(shù)據(jù)要發(fā)也要假裝發(fā)幾個(gè)空字節(jié)把時(shí)鐘頂出來(lái)。還有一個(gè)關(guān)鍵認(rèn)知SPI協(xié)議本身沒有定義應(yīng)答機(jī)制。主機(jī)發(fā)一個(gè)字節(jié)從機(jī)是否收到、是否正確協(xié)議層完全不知道。所以實(shí)際項(xiàng)目里要么依賴從機(jī)返回的數(shù)據(jù)做校驗(yàn)要么靠CRC、命令應(yīng)答這類應(yīng)用層機(jī)制來(lái)保證可靠性。這一點(diǎn)和I2C的ACK機(jī)制差別很大很多人從I2C轉(zhuǎn)過來(lái)會(huì)不適應(yīng)。1.2 四種工作模式與采樣邊沿SPI模式由CPOL時(shí)鐘極性和CPHA時(shí)鐘相位兩個(gè)參數(shù)決定CPOL決定SCLK空閑電平。CPOL0空閑低CPOL1空閑高。CPHA決定數(shù)據(jù)采樣相位。CPHA0在第一個(gè)時(shí)鐘沿采樣CPHA1在第二個(gè)時(shí)鐘沿采樣。組合起來(lái)就是四種模式模式CPOLCPHA主機(jī)輸出數(shù)據(jù)時(shí)機(jī)主機(jī)采樣數(shù)據(jù)時(shí)機(jī)Mode 000SCLK下降沿SCLK上升沿Mode 101SCLK上升沿SCLK下降沿Mode 210SCLK上升沿SCLK下降沿Mode 311SCLK下降沿SCLK上升沿判斷從機(jī)工作在哪個(gè)模式最好的辦法是打開數(shù)據(jù)手冊(cè)看時(shí)序圖而不是猜。時(shí)序圖上一般會(huì)畫出數(shù)據(jù)變化沿和采樣沿照著比對(duì)就行。比如W25Q64支持Mode 0和Mode 3大部分場(chǎng)景用Mode 0。OLED驅(qū)動(dòng)芯片SSD1306、SD卡、各種傳感器多數(shù)也是默認(rèn)Mode 0或Mode 3所以入門階段把Mode 0吃透已經(jīng)能覆蓋很多從機(jī)了。給新手一個(gè)建議如果從機(jī)手冊(cè)實(shí)在看不懂可以用邏輯分析儀抓主機(jī)一個(gè)已知從機(jī)的波形反推模式。我調(diào)過一塊音頻芯片手冊(cè)上寫的是Mode 0 compatible但用標(biāo)準(zhǔn)Mode 0怎么都讀不到正確寄存器最后抓波形發(fā)現(xiàn)它在SCLK上升沿更新數(shù)據(jù)主機(jī)應(yīng)該在下降沿采樣實(shí)際是Mode 1。所以手冊(cè)最大經(jīng)驗(yàn)次之波形最靠譜。1.3 FPGA實(shí)現(xiàn)SPI和單片機(jī)實(shí)現(xiàn)SPI的本質(zhì)區(qū)別單片機(jī)上的SPI外設(shè)是一個(gè)硬件模塊寄存器配好了硬件自動(dòng)完成移位、采樣的全部過程CPU只需要往數(shù)據(jù)寄存器寫值、讀值。FPGA上沒有這個(gè)現(xiàn)成的外設(shè)你需要用寄存器、狀態(tài)機(jī)、計(jì)數(shù)器和少量組合邏輯自己搭建一條數(shù)據(jù)通路。這里有一個(gè)本質(zhì)區(qū)別單片機(jī)的SPI時(shí)序由硬件固定可配置項(xiàng)也就模式、時(shí)鐘分頻、位序這幾個(gè)FPGA的SPI時(shí)序完全由你的代碼決定你可以隨時(shí)插入等待周期、自定義CS建立時(shí)間、甚至讓同一個(gè)模塊支持多種模式。靈活性高但代價(jià)是每一個(gè)時(shí)序細(xì)節(jié)都要自己負(fù)責(zé)。另一個(gè)區(qū)別是并行性。FPGA里你可以放下多個(gè)SPI控制器實(shí)例同時(shí)驅(qū)動(dòng)不同的從機(jī)互不干擾。單片機(jī)上很多SPI外設(shè)只有一個(gè)或兩個(gè)總線多了就得靠軟件分時(shí)復(fù)用。這也是很多項(xiàng)目選FPGA做傳感器采集板的原因——SPI設(shè)備多、數(shù)據(jù)量大軟件分時(shí)處理容易來(lái)不及。2. 系統(tǒng)架構(gòu)劃分與狀態(tài)機(jī)設(shè)計(jì)SPI Master的核心決策2.1 從頂?shù)降椎哪K劃分寫SPI設(shè)計(jì)前先想清楚系統(tǒng)里有哪些模塊別一上來(lái)就寫時(shí)序邏輯。一個(gè)典型的FPGA SPI系統(tǒng)從上往下大致是層級(jí)模塊職責(zé)應(yīng)用層用戶邏輯產(chǎn)生要發(fā)送的數(shù)據(jù)消費(fèi)接收的數(shù)據(jù)接口層FIFO/寄存器組緩沖數(shù)據(jù)提供握手信號(hào)協(xié)議層SPI Master控制器完成字節(jié)級(jí)時(shí)序產(chǎn)生SCLK/MOSI/CS_N物理層IO約束/電平轉(zhuǎn)換管腳分配電平匹配很多初學(xué)者直接拿一個(gè)always塊邊發(fā)邊收看起來(lái)代碼量小但后續(xù)要加FIFO、要支持多從機(jī)、要切換模式全部堆在一起根本改不動(dòng)。我建議至少拆成兩個(gè)模塊一個(gè)純粹的SPI字節(jié)控制器負(fù)責(zé)把一字節(jié)數(shù)據(jù)按SPI時(shí)序送出去并讀回一字節(jié)另一個(gè)業(yè)務(wù)狀態(tài)機(jī)負(fù)責(zé)按業(yè)務(wù)需求組合多個(gè)字節(jié)的傳輸。SPI控制器對(duì)外接口可以這樣設(shè)計(jì)clk系統(tǒng)時(shí)鐘。rst_n異步復(fù)位低有效。start啟動(dòng)信號(hào)單周期脈沖。tx_data待發(fā)送數(shù)據(jù)。rx_data接收數(shù)據(jù)。done傳輸完成單周期脈沖。busy模塊忙標(biāo)志busy1時(shí)不能再啟動(dòng)新傳輸。這種接口的好處是通用后面不管接Flash、接ADC、接OLED只需要換業(yè)務(wù)狀態(tài)機(jī)SPI控制器可以原樣復(fù)用。2.2 為什么狀態(tài)機(jī)比直接計(jì)數(shù)更適合SPI時(shí)序SPI的每一比特都要經(jīng)歷數(shù)據(jù)建立-采樣-數(shù)據(jù)變化幾個(gè)階段如果只用計(jì)數(shù)器翻轉(zhuǎn)SCLK代碼寫起來(lái)確實(shí)簡(jiǎn)單但遇到下面的場(chǎng)景就會(huì)很難受某些從機(jī)要求CS_N拉低后至少等幾個(gè)時(shí)鐘周期再給SCLK某些從機(jī)要求兩個(gè)字節(jié)之間插入延時(shí)某些從機(jī)要求主機(jī)在采樣前留出額外等待時(shí)間。這些插入等待的需求用純計(jì)數(shù)器也能做但狀態(tài)一多代碼就變成一團(tuán)亂麻。狀態(tài)機(jī)的優(yōu)勢(shì)就在于顯式表達(dá)時(shí)序階段每個(gè)狀態(tài)代表SCLK的一個(gè)半周期或一個(gè)空閑階段狀態(tài)跳轉(zhuǎn)條件就是計(jì)數(shù)到某個(gè)值?？创a的人一眼就能知道當(dāng)前處于什么階段后續(xù)加時(shí)序約束也只需要在狀態(tài)機(jī)里加狀態(tài)。而且狀態(tài)機(jī)的輸出邏輯非常自然。比如Mode 0下SCLK空閑為低進(jìn)入第一個(gè)狀態(tài)后保持SCLK為低計(jì)滿半周期后跳到高電平狀態(tài)高電平狀態(tài)再計(jì)滿半周期才采樣。這樣SCLK不是一個(gè)獨(dú)立的自由運(yùn)行時(shí)鐘而是受狀態(tài)機(jī)控制的受控時(shí)鐘CS_N、MOSI的變化時(shí)機(jī)都能和SCLK精確對(duì)齊不會(huì)再出現(xiàn)那種波形看起來(lái)對(duì)實(shí)際上沿的位置差了一拍的問題。2.3 波特率和分頻系數(shù)的取舍SCLK的最高頻率由兩個(gè)東西決定從機(jī)支持的最大SCLK頻率以及FPGA到從機(jī)之間的物理鏈路質(zhì)量。不要一上來(lái)就拉滿工程上合理的選擇是先定一個(gè)穩(wěn)妥的基準(zhǔn)頻率跑通后再慢慢提頻。分頻系數(shù)的計(jì)算很簡(jiǎn)單SCLK頻率等于系統(tǒng)時(shí)鐘頻率除以分頻比。以100MHz系統(tǒng)時(shí)鐘為例想要10MHz的SCLK分頻比就是10半周期就是5個(gè)系統(tǒng)時(shí)鐘周期。如果從機(jī)最高SCLK是40MHz我通常不會(huì)直接用40MHz而是先跑到10MHz把協(xié)議調(diào)通再逐步提到25MHz、30MHz。原因很簡(jiǎn)單高頻下信號(hào)完整性問題、采樣沿余量問題全都會(huì)冒出來(lái)到時(shí)候你分不清是協(xié)議代碼的問題還是硬件鏈路的問題。另外注意一點(diǎn)SCLK低電平時(shí)間和高電平時(shí)間最好對(duì)稱。分頻系數(shù)是偶數(shù)時(shí)天然對(duì)稱奇數(shù)時(shí)會(huì)有高低電平不均的問題。所以參數(shù)化設(shè)計(jì)里HALF_CLK這個(gè)值盡量用偶數(shù)分頻折算哪怕SCLK頻率不是整數(shù)也問題不大通信時(shí)序最重要的是采樣點(diǎn)位置穩(wěn)定而不是頻率剛好卡在整數(shù)兆赫茲。3. 可復(fù)用的Verilog實(shí)現(xiàn)從零手寫一個(gè)Mode 0的SPI Master3.1 核心代碼框架下面是一個(gè)參數(shù)化的SPI Master適用于Mode 0CPOL0CPHA0支持任意字節(jié)寬度時(shí)鐘分頻可配。代碼量不大但把SPI時(shí)序的核心流程完整覆蓋了。module spi_master #( parameter DATA_WIDTH 8, parameter HALF_CLK 5 // 系統(tǒng)時(shí)鐘 / (SCLK * 2) )( input wire clk, input wire rst_n, input wire start, input wire [DATA_WIDTH-1:0] tx_data, output reg [DATA_WIDTH-1:0] rx_data, output reg done, output reg sclk, output reg cs_n, output reg mosi, input wire miso ); localparam IDLE 3d0; localparam CLK_LO 3d1; localparam CLK_HI 3d2; localparam STOP 3d3; reg [2:0] state; reg [DATA_WIDTH-1:0] shift_reg; reg [$clog2(DATA_WIDTH)-1:0] bit_cnt; reg [15:0] hal_cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; sclk 1b0; cs_n 1b1; mosi 1b0; done 1b0; rx_data {DATA_WIDTH{1b0}}; end else begin case (state) IDLE: begin done 1b0; cs_n 1b1; sclk 1b0; if (start) begin cs_n 1b0; shift_reg tx_data; mosi tx_data[DATA_WIDTH-1]; bit_cnt 0; hal_cnt 0; state CLK_LO; end end CLK_LO: begin if (hal_cnt HALF_CLK - 1) begin hal_cnt 0; sclk 1b1; state CLK_HI; end else begin hal_cnt hal_cnt 1b1; end end CLK_HI: begin if (hal_cnt HALF_CLK - 1) begin hal_cnt 0; sclk 1b0; rx_data {rx_data[DATA_WIDTH-2:0], miso}; if (bit_cnt DATA_WIDTH - 1) begin state STOP; end else begin bit_cnt bit_cnt 1b1; shift_reg {shift_reg[DATA_WIDTH-2:0], 1b0}; mosi shift_reg[DATA_WIDTH-2]; state CLK_LO; end end else begin hal_cnt hal_cnt 1b1; end end STOP: begin cs_n 1b1; done 1b1; state IDLE; end endcase end end endmodule這段代碼的主體思路是IDLE狀態(tài)等待startCS_N拉低的同時(shí)把待發(fā)送數(shù)據(jù)的最高位放到MOSI上然后進(jìn)入CLK_LO狀態(tài)。CLK_LO保持SCLK低電平半周期結(jié)束后拉高SCLK進(jìn)入CLK_HI。CLK_HI保持SCLK高電平半周期結(jié)束時(shí)采樣MISO、拉低SCLK同時(shí)把下一位數(shù)據(jù)移到MOSI上。循環(huán)8次后進(jìn)入STOP狀態(tài)釋放CS_N并拉高done。3.2 發(fā)送與接收并行處理的關(guān)鍵點(diǎn)很多人第一次寫SPI時(shí)會(huì)問一個(gè)問題發(fā)送和接收是不是要分別寫兩個(gè)計(jì)數(shù)器不需要。SPI是同時(shí)移位的發(fā)送一個(gè)bit的同時(shí)必然接收一個(gè)bit靠同一個(gè)bit_cnt控制就行。注意代碼里發(fā)送和接收的移位方向發(fā)送時(shí)每過一個(gè)周期把shift_reg左移一位新的最高位變成原次高位送出的順序是MSB first接收時(shí)用rx_data {rx_data[DATA_WIDTH-2:0], miso}把采到的bit放到最低位同時(shí)整個(gè)寄存器左移。這樣第一個(gè)采到的bit會(huì)慢慢移動(dòng)到最高位最終rx_data就是標(biāo)準(zhǔn)的MSB first數(shù)據(jù)。這段代碼里采樣點(diǎn)放在CLK_HI結(jié)束前的半周期位置也就是SCLK高電平的末尾。Mode 0下從機(jī)通常是在SCLK下降沿更新MISO所以SCLK高電平期間MISO已經(jīng)穩(wěn)定。在末尾采樣相當(dāng)于給從機(jī)輸出留出了接近一個(gè)半周期的建立時(shí)間比在上升沿瞬間采樣更穩(wěn)。有的FPGA工程師習(xí)慣在上升沿打一拍采樣也能工作但如果從機(jī)輸出延遲較大偶發(fā)MISO采樣錯(cuò)誤就很頭疼。我的做法是優(yōu)先保證建立時(shí)間余量采樣點(diǎn)稍微往后挪一點(diǎn)代價(jià)是SCLK前沿到采樣點(diǎn)之間有一個(gè)半周期的延遲這完全不影響協(xié)議正確性。3.3 從Mode 0擴(kuò)展到Mode 1/2/3的思路上面的代碼默認(rèn)CPOL0、CPHA0想支持其他模式核心就兩個(gè)改動(dòng)SCLK空閑電平以及移位和采樣分別發(fā)生在哪個(gè)沿。CPOL決定空閑電平。Mode 2和Mode 3下IDLE狀態(tài)里SCLK應(yīng)該是高電平STOP之后也要回到高電平。CPHA決定采樣沿。Mode 1里主機(jī)在SCLK上升沿移位、下降沿采樣正好和Mode 0相反。改成參數(shù)化設(shè)計(jì)時(shí)可以加兩個(gè)parameterCPOL和CPHA然后在狀態(tài)機(jī)里根據(jù)參數(shù)決定CLK_LO和CLK_HI時(shí)SCLK的電平以及采樣和移位動(dòng)作放在哪個(gè)狀態(tài)里。不過說(shuō)實(shí)話工程中我更推薦用Vivado或Quartus自帶的SPI IP或者針對(duì)某種模式單獨(dú)寫一個(gè)專用模塊。一個(gè)模塊支持全部四模式代碼可讀性和時(shí)序余量都會(huì)受影響除非項(xiàng)目需求明確否則沒必要把參數(shù)化做得太復(fù)雜。4. 從仿真到上板實(shí)測(cè)過程中才暴露的幾個(gè)坑4.1 Testbench搭建時(shí)一定要模擬真實(shí)從機(jī)行為仿真最大的價(jià)值不是看波形多漂亮而是在上板之前驗(yàn)證協(xié)議的正確性。很多人的Testbench只給SPI Master灌數(shù)據(jù)然后把MISO拉高或拉低這其實(shí)測(cè)不到時(shí)序問題。建議寫一個(gè)簡(jiǎn)單的SPI從機(jī)模型邏輯就是檢測(cè)到CS_N拉低后在每個(gè)SCLK的有效邊沿采樣MOSI存到寄存器并在下一個(gè)邊沿把預(yù)設(shè)數(shù)據(jù)放到MISO上。代碼如下module spi_slave_model #( parameter DATA_WIDTH 8 )( input wire sclk, input wire cs_n, input wire mosi, output reg miso, input wire [DATA_WIDTH-1:0] response ); reg [DATA_WIDTH-1:0] shift; always (posedge sclk or negedge cs_n) begin if (!cs_n) begin miso response[DATA_WIDTH-1]; end else begin miso response[DATA_WIDTH-2:0]; // 這里只是為了仿真不追求完全精確的從機(jī)行為 end end endmoduleTestbench里用always #5 clk ~clk;產(chǎn)生100MHz系統(tǒng)時(shí)鐘start信號(hào)拉高一個(gè)周期然后等待done再比較rx_data和response是否一致。跑通之后再用$display打印每一次收發(fā)的結(jié)果比肉眼看波形高效得多。4.2 仿真沒問題、上板就出錯(cuò)的三個(gè)高頻問題第一個(gè)是start信號(hào)毛刺。如果start來(lái)自按鍵或者跨時(shí)鐘域信號(hào)直接進(jìn)狀態(tài)機(jī)有可能觸發(fā)半路復(fù)位或者狀態(tài)跳飛。解決方法是加兩級(jí)同步器或者做邊沿檢測(cè)確保狀態(tài)機(jī)只在信號(hào)的穩(wěn)定沿觸發(fā)。第二個(gè)是CS_N和SCLK的相位關(guān)系。很多從機(jī)要求CS_N拉低后至少幾微秒才能給SCLK或者CS_N釋放后要等一段才能進(jìn)行下一次傳輸。我的控制器里沒有在IDLE到CLK_LO之間做CSN建立時(shí)間的等待所以如果從機(jī)手冊(cè)里有tCSSN這類參數(shù)你需要在外層狀態(tài)機(jī)里自行控制間隔。最簡(jiǎn)單的方式是在每個(gè)字節(jié)傳輸完成后強(qiáng)制等待幾個(gè)時(shí)鐘周期再發(fā)下一個(gè)字節(jié)。第三個(gè)是MISO沒有做同步處理。雖然SPI時(shí)鐘是FPGA自己產(chǎn)生的但MISO信號(hào)從引腳進(jìn)來(lái)之后相對(duì)系統(tǒng)時(shí)鐘仍然是異步輸入。如果不做任何處理直接采樣極端情況下會(huì)出現(xiàn)亞穩(wěn)態(tài)導(dǎo)致偶發(fā)的一個(gè)bit錯(cuò)誤。穩(wěn)妥的做法是在控制器入口打兩拍同步或者至少在采樣路徑上加一級(jí)寄存器。這個(gè)在上板信號(hào)質(zhì)量差的時(shí)候尤其重要。4.3 用邏輯分析儀看波形時(shí)的一些建議上板調(diào)試時(shí)ILAIntegrated Logic Analyzer是你的眼睛。但很多新手用ILA看SPI抓不到有效數(shù)據(jù)原因往往是觸發(fā)條件沒設(shè)好。建議把采樣時(shí)鐘設(shè)為系統(tǒng)時(shí)鐘不要用SCLK。觸發(fā)條件設(shè)為cs_n 0的下降沿采樣窗口稍微設(shè)大一點(diǎn)保證能抓到CS_N拉低期間的全部SCLK周期。觀察時(shí)重點(diǎn)看四個(gè)要素CS_N拉低后MOSI的第一個(gè)bit是否已經(jīng)穩(wěn)定SCLK上升沿時(shí)MOSI是否處于數(shù)據(jù)窗口內(nèi)SCLK下降沿時(shí)MISO的變化點(diǎn)每個(gè)字節(jié)結(jié)束后CS_N是否及時(shí)拉高。如果發(fā)現(xiàn)MOSI在SCLK有效沿附近變化說(shuō)明移位時(shí)機(jī)太晚了要把移位動(dòng)作往前挪。如果MISO采樣結(jié)果全為1說(shuō)明沒有正確驅(qū)動(dòng)MISO先檢查從機(jī)供電和片選。ILA看到的問題絕大多數(shù)都是時(shí)序相位問題不是頻率問題。5. 多從機(jī)擴(kuò)展和SPI Flash讀寫實(shí)戰(zhàn)5.1 硬件片選與軟件片選怎么選多從機(jī)系統(tǒng)首先要解決片選問題。硬件片選就是每個(gè)從機(jī)單獨(dú)接一根CS_N主機(jī)有多少個(gè)GPIO就能接多少個(gè)從機(jī)簡(jiǎn)單粗暴互不影響。軟件片選則是通過譯碼器或IO擴(kuò)展器用少量GPIO擴(kuò)展出多路片選適合從機(jī)數(shù)量多但GPIO緊張的場(chǎng)景。實(shí)際工程里我強(qiáng)烈建議用硬件片選尤其是從機(jī)MISO不是三態(tài)輸出的情況。SPI總線共享時(shí)如果兩個(gè)從機(jī)的MISO同時(shí)驅(qū)低電平總線就沖突了。硬件片選至少保證同一時(shí)刻只有一個(gè)從機(jī)被激活。還要注意片選的編碼方式。如果設(shè)計(jì)成00選從機(jī)1、01選從機(jī)2、10選從機(jī)3、11選從機(jī)4這種二進(jìn)制的寫法狀態(tài)跳變時(shí)有中間毛刺風(fēng)險(xiǎn)兩個(gè)CS可能瞬間同時(shí)有效。FPGA里最穩(wěn)的寫法是獨(dú)熱碼4b0001選從機(jī)14b0010選從機(jī)2這樣任意時(shí)刻最多只有一個(gè)位為1杜絕競(jìng)爭(zhēng)風(fēng)險(xiǎn)。共享總線的場(chǎng)景比如ESP32用一根SPI同時(shí)接屏幕和SD卡核心也是片選切換。屏幕和SD卡分時(shí)工作同一時(shí)刻只選通一個(gè)。這里真正要注意的是模式兼容性如果屏幕工作在Mode 0而SD卡要求Mode 3那么每次切換設(shè)備都要重新配置SPI模式在FPGA里這就意味著每個(gè)從機(jī)要有獨(dú)立的模式配置寄存器。5.2 用SPI Master讀寫W25Q64的關(guān)鍵流程W25Q64是SPI NOR Flash非常適合用來(lái)驗(yàn)證自研SPI模塊。它支持Mode 0和Mode 3最高SCLK能達(dá)到幾十兆甚至更高。上手第一步不是寫Flash而是讀JEDEC ID確認(rèn)通信鏈路基本正常。讀ID的命令是0x9F。操作流程是CS_N拉低發(fā)送0x9F然后連續(xù)接收3個(gè)字節(jié)接收過程中主機(jī)要給SCLK所以主機(jī)側(cè)要連續(xù)發(fā)起3次空寫。這里暴露了我前面那個(gè)單字節(jié)控制器的一個(gè)問題讀ID要求CS_N在整個(gè)過程中保持低電平不能每個(gè)字節(jié)都拉高。而我的spi_master在每次字節(jié)傳輸結(jié)束后都會(huì)拉高CS_N如果直接用它讀W25Q64一字節(jié)后Flash就認(rèn)為命令結(jié)束了后面根本讀不到ID。解決辦法是給控制器增加一個(gè)last信號(hào)或者在外層用一個(gè)burst狀態(tài)機(jī)把整個(gè)讀ID過程包起來(lái)。更簡(jiǎn)單的做法是寫一個(gè)專門控制W25Q64的頂層狀態(tài)機(jī)里面復(fù)用SPI發(fā)送和接收的移位邏輯// 偽代碼 CS_N 0; send_byte(8h9F); // 發(fā)送命令 dummy send_byte(8h00); // 讀第1字節(jié) mid send_byte(8h00); // 讀第2字節(jié) did send_byte(8h00); // 讀第3字節(jié) CS_N 1;W25Q64的廠商ID是0xEF內(nèi)存類型是0x40容量是0x17。如果讀出這三個(gè)字節(jié)和手冊(cè)一致說(shuō)明你的SPI Master時(shí)序完全正確可以繼續(xù)做頁(yè)編程和讀數(shù)據(jù)。頁(yè)編程一次最多256字節(jié)超過256字節(jié)必須拆成多頁(yè)操作而且每頁(yè)編程前要發(fā)0x06寫使能命令。這些細(xì)節(jié)在Flash手冊(cè)里寫著但真正上手以后你會(huì)發(fā)現(xiàn)FPGA側(cè)最容易出問題的還是CS_N的控制而不是SCLK頻率。5.3 常見故障排查思路調(diào)SPI出問題時(shí)有一個(gè)排查順序可以救命先看CS_N再看SCLK再看模式最后看數(shù)據(jù)?，F(xiàn)象可能原因優(yōu)先排查方向讀回全為0xFFFlash未響應(yīng)或總線浮空CS_N是否正常拉低SPI模式是否匹配讀回?cái)?shù)據(jù)固定錯(cuò)一位采樣沿與從機(jī)輸出沿沖突調(diào)整采樣沿檢查是Mode 0還是Mode 1偶發(fā)錯(cuò)位時(shí)好時(shí)壞MISO未同步或信號(hào)鏈路太長(zhǎng)加同步寄存器降低SCLK頻率多從機(jī)總線數(shù)據(jù)混亂多個(gè)從機(jī)MISO同時(shí)驅(qū)動(dòng)檢查片選是否為獨(dú)熱碼MISO是否三態(tài)命令發(fā)出去沒反應(yīng)CS_N在每個(gè)字節(jié)之間拉高使用burst模式保證CS_N全程低有效這里再?gòu)?qiáng)調(diào)一次很多人遇到通信不穩(wěn)定第一反應(yīng)是把SCLK調(diào)低這只能掩蓋問題不能解決根因。正確做法是用ILA把波形抓出來(lái)對(duì)照從機(jī)手冊(cè)的時(shí)序圖逐項(xiàng)檢查找到真正的相位錯(cuò)誤。調(diào)SPI最有成就感的一刻就是看到ILA里的MISO數(shù)據(jù)和預(yù)期完全一致那一刻你會(huì)發(fā)現(xiàn)自己真正理解了什么叫時(shí)序。這篇文章寫到這里我不打算做什么高屋建瓴的總結(jié)。最后分享一個(gè)我自己的習(xí)慣SPI模塊不要一開始就追求多功能先用Mode 0和最基礎(chǔ)的從機(jī)把鏈路打通再加參數(shù)、加FIFO、加多從機(jī)支持。調(diào)不通的時(shí)候先用低速加長(zhǎng)半周期排除協(xié)議問題再用ILA抓波形確認(rèn)相位。SPI作為FPGA入門最適合練手的串行總線它不復(fù)雜但足夠讓你把時(shí)序這兩個(gè)字刻進(jìn)腦子里。等你真正寫完一個(gè)穩(wěn)定運(yùn)行的SPI Master再回頭去看I2C、UART會(huì)發(fā)現(xiàn)所有串行協(xié)議的本質(zhì)都是相通的。